KR980012439A - 반도체 메모리장치의 칩 구조 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 칩 구조를 공개한다. 그 구조는 상측과 하측으로 분할하고, 상기 분할된 상측과 하측을 소정단위로 분할하여 상기 소정단위의 상측과 하측의 입/출력선을 공유하는 복수개의 어레이들, 및 상기 소정단위로 구성된 입/출력선을 공유하는 상측과 하측의 어레이들의 입/출력을 제어하기 위하여 상기 복수개의 어레이들의 상측과 하측 어레이에 교대로 구성된 입/출력 제어수단으로 구성되어 있다. 따라서 데이타 전송 속도를 개선할 수 있다.

Description

반도체의 메모리장치의 칩 구조

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 칩 구조에 관한 것이다.

도 1은 종래의 반도체 메모리 장치의 칩 구조를 나타내는 것으로, 8M 동기형 그래픽 램(synchronous graphic RAM)의 구조를 나타내는 것이다. 8M의어레이를 4개로 분리한 2M 메모리 셀 어레이들(10), 좌측의 2M 어레이의 우측에 위치한 열 디코더(COLUMN DEC) 및 우측의 2M 어레이의 좌측에 위치한 열 디코더(COLUMN DEC)(14), 상측의 2M어레이와 하측의 2M 어레이사이에 위치한 각 2M 어레이의 행 디코더(ROW DEC)(12), 열 디코더(14)사이에 위치한 주변 회로(PERI CIRCUIT)(16), 상층의 2M 어레이의 상측에 위치한 센싱 및 입/출력 제어회로 및 하측의 2M 어레이의 하측에 위치한 센싱 및 입/출력 제어회로(SENSING ＆ I/O CONTROL)(18), 센싱 및 입/출력 제어회로(18)의 바깥쪽에 위치한 테이타 입/출력선(DIO LINE)(20), 데이타 입/출력선(20)의 바깥쪽에 위치한 데이타 출력버퍼(DOUT BUFFER)(22), 좌측의 2M 어레이의 좌측에 위치한 파워 센싱부 및 우측의 2M 어레이의 우측에 위치한 파워 센싱부(POWER(SENSING))(24), 파워 센싱부(24)의 바깥쪽에 위치한 테이타 출력버퍼(DOUT BUFFER)26), 및 외부에 위치한 패드들(28)로 이루어져 있다.

상측의 2M어레이를 A뱅크(BANK), 하측의 2M어레이를 B뱅크(BANK)라고 하고, 출력 데이타는 32비트로 구성되고 0에서 7비트까지를 0바이트(BYTE), 8에서 15비트까지를 1바이트(BYTE), 16에서 23비트까지를 2바이트(BYTE), 25에서 31비트까지를 3바이트(BYTE)라고 한다. 입/출력선은 각 2M어레이만을 입/출력할 수 있게 구성되고 이때, 입/출력선을 제어하는 입/출력 회로들 즉, 입/출력 센스 증폭기, 입/출력 센스 증폭기 제어회로, 입/출력선 선충전 회로등이 각 2M어레이마다 존재하여 A뱅크 선택시 좌측의 2M어레이에서 16비트를 상측으로, 하측의 2M어레이에서 16비트의 데이타를 하측으로 출력하여 데이타 출력 패드로 출력할 수 있다. 이와같은 구조에서는 입/출력제어회로들이 상측과 하측에 따로 존재하여야 한다. 또한, A뱅크/B뱅크가 왼쪽과 오른쪽으로 구성되어 있으므로 센스 증폭기 출력인 데이타 입/출력선은 A뱅크/B뱅크를 공유하는 구성으로 되어 있다.

이때, 데이타 입/출력선의 부하는 3pF 이상으로써 속도 손실의 주요 원인이 되기도 한다.

본 발명의 목적은 상술한 종래의 기술의 단점을 보완할 수 있는 반도체 메모리 장치의 칩 구조를 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 칩 구조는 상측과 하측으로 분할하고, 상기 분할된 상측과 하측을 소정단위로 분할하여 상기 소정단위의 상측과 하측의 입/출력선을 공유하는 복수개의어레이들, 및 상기 소정단위로 구성된 입/출력선을 공유하는 상측과 하측의 어레이들의 입/출력을 제어하기 위하여 상기 복수개의 어레이들의 상측과 하측 어레이에 교대로 구성된 입/출력 제어수단을 구비한 것을 특징으로 한다.

제1도는 종래의 반도체 메모리 장치의 칩 구조를 나타내는 것이다.

제2도는 본 발명의 반도체 메모리 장치의 칩 구조를 나타내는 것이다.

첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 칩 구조를 설명하면 다음과 같다.

도2는 본 발명의 반도체 메모리 장치의 칩 구조를 나타내는 것으로, 8M어레이를 4M어레이씩 상측과 하측으로 분할하고 상측 및 하측의 4M어레이를 1M어레이씩 분할한 1M어레이들(30), 좌측의 2개의 1M어레이사이의 열 디코더 및 우측의 2개의 1M어레이사이의 열 디코더(COLUMN DEC)(36) 상층의 1M어레이의 하측의 행 디코더 및 하측의 1M어레이의 상측의 행 디코더(ROW DEC)(32), 행 디코더(32)들사이의 센싱 제어부(SENSING CONTROL)(34), 좌측의 1M어레이의 좌측의 파워 센싱부 및 우측의 1M어레이의 우측의 파워 센싱부(POWER SENSING)(38), 좌측의 파워 센싱부(38)의 좌측의 데이타 출력버퍼(DOUT BUFFER)(42), 우측의 파워 센싱부(38)의 우측의 주변회로(PERI CIRCUIT)(40), 상측과 하측의 1M어레이가 공유하는 입/출력선들(48), 상측과 하측의 1M어레이의 한쪽에 위치하는 입/출력 제어회로(44), 상측의 1M어레이의 상측에 위치하는 센스 증폭기 및 데이타 출력버퍼, 하측의 1M어레이의 하측에 위치하는 센스 증폭기 및 데이타 출력버퍼(SENSE AMPLIFIER ＆ DOUT BUFFER)(46), 및 바깥쪽에 위치한 패드들(50)로 이루어져 있다. 그리고, 각각의 1M어레이를 1바이트씩 할당하여 왼쪽의 1M어레이부터 0바이트, 3바이트, 2바이트, 1바이트의 데이타를 저장하는 것으로 정한다. 이와같은 배치는 테이타 출력 패드의 위치에 따라 가장 짧은 통로를 정하였다. 그리고, 입/출력선을 상측과 하측의 어레이가 공유하도록 구성하였다. 이렇게 함으로써, 상측의 어레이가 선택되든지 하측의 어레이가 선택되든지 항상 사용하는 입/출력선이 되며, 각 할당된 바이트에 따라 데이타 패드쪽으로 입/출력 회로를 배치하고 반대쪽에는 입/출력 제어회로가 존재하지 않는다. 즉 0바이트의 어레이에는 하측으로, 3바이트의 어레이에는 상측으로, 2바이트의 어레이에는 하측으로, 1바이트의 어레이에는 상측으로 입/출력 제어 회로가 존재한다. 이와같이 하여 입/출력 제어회로가 존재하는 반대편을 다른 용도로 사용할 수 있기 때문에 칩 사이즈의 감소 효과도 가져온다. 상측의 어레이에서의 1M어레이에서 출력되는 입/출력과 하측의 1M어레이에서 출력되는 입/출력이 동일 선상에 연결되어 있으면서 한방향으로만 입/출력 제어회로가 존재하고 서로 공유하는 방법과 바이트에 따라 번갈아가며 입/출력 제어회로가 존재한다.

본 발명의 반도체 메모리 장치의 칩 구조는 데이타 입/출력선의 부하를 3pF에서 1pF으로 줄여 데이타 전송 속도를 증가할 수 있다.

Claims (1)

1. 상측과 하측으로 분할하고, 상기 분할된 상층과 하측을 소정단위로 분할하여 상기 소정단위의 상측과 하측의 입/출력선을 공유하는 복수개의 어레이들; 및 상기 소정단위로 구성된 입/출력선을 공유하는 상측과 하측의 어레이들의 입/출력을 제어하기 위하여 상기 보수개의 어레이드의 상측과 하측 어레이에 교대로 구성된 입/출력 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 칩 구조.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.