KR980012417A - 과전압 홉수 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명의 목적은 감소된 부품수로 용이하게 생산할 수 있으며, 대향 전극 쌍을 방전용 소자에 대칭 연결함으로써 분극 없이 과전압을 반복 흡수할 수 있으며, 고 생산 수율에서도 절연층 디펙트가 없이 제품을 생산할 수 있는 것이다. 과전압 흡수 장치는 절연층(10)을 통해 다수의 도전성 기판(11 및 12)을 집적함으로써 형성되는 방전용 소자(20)을 포함하여, 도전성 기판의 외곽 표면은 한 쌍의 대향 전극(31 및 32)으로 니핑되고, 절연성 용기(34)내에 분자 산소를 함유하지 않는 기체로 캡술화된다.

Description

과전압 흡수 장치 및 그 제조 방법

본 발명은 전기 장치, 전자 장치 및 회로의 과전압을 방지하기 위한 과전압 흡수 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 마이크로갭-형 과전압 흡수 장치 및 그 제조 방법에 관한 것이다.

종래의 마이크로갭-형 과전압 흡수 장치(9a 및 9b)는 제10도 및 제11도내에 예시된다[예를 들면, 일본 특허 공개 소55-128,283호]. 이러한 2개의 과전압 흡수 장치내에 포함된 각각의 소자(1)에 있어서, 폭이 10㎛인 마이크로갭(1c)가 레이저 빔 조사에 의해 주위 방향을 따라 전기적 도전성 막(1a)으로 덮힌 실린더형 세라믹 기판(1b)의 중심에 형성되고, 캡(cap) 전극 쌍(1d 및 1e)은 세라믹 기판(1b)의 양 단부에 캡화된다. 제10도에 도시된 것처럼, 과전압 장치(9a)는 절연 유리관(4)내에 놓인 소자(1)의 양단부에 봉입 전극 쌍(2 및 3)을 마련하고, 불활성 기체를 유리관(4) 내부에 캡슐화하면서 이러한 봉입 전극(2 및 3)과 캡 전극(1d 및 1e)을 전기적으로 연결함으로써 형성된다. 봉입 전극(2 및 3)은 리드 와이어(6 및 7)을 각각 구비한다.

제11도에 도시된 것처럼, 과전압 장치(9b)는 소자(1)의 양 단부에 캡 전극(1d 및 1e)에 연결된 리드 와이어(6 및 7)를 포함하는 소자(1)을 유리관(8)내로 캡슐화함에 의해 제조된다. 불활성 기체 또는 유리관(8)내에 캡슐화된다.

과도한 고 전압이 번개 서지(lightening surge)로 인해 상술한 과전압 흡수 장치(9a 및 9b)의 리드 와이어(6 및 7)로 인가되는 경우, 과전압은 아래와 같이 흡수된다. 먼저, 마이크로갭-갭(1c)의 양측에서 실린더형 세라믹 소자 기판(1b)를 기밀(envelope)하는 도전 막(1a)을 따라 글로우 방전(glow discharge)이 발생하고, 다음으로 쌍을 이룬 캡 전극(1d 및 1e) 사이의 아크 방전(arc discharge)으로 변한다.

이러한 종래 과전압 흡수 장치(9a 및 9b)는 그러나 많은 구성품 및 도전성 막(1a)을 형성하는 단계, 마이크로갭(1c)을 형성하는 단계, 및 봉입 단계와 같은 많은 제조 단계를 필요로 한다. 특히, 마이크로갭 형성 단계는 고 기술의 대형 스케일 설비를 필요로 하고, 안정된 마이크로갭을 얻기 위해서는 상당한 노동력을 필요로 한다.

이러한 문제를 해결하기 위해서, 과전압 흡수 장치 및 그 제조 방법이 일본 특허 공개 평7-6853에 개시되는데, 여기서 도전성 실리콘 칩의 상부는 절연막으로 덮히고, 대향 전극 쌍은 칩의 상단 및 하단에 고착되며, 칩은 유리관내로 위치되고, 아르곤과 같은 방전 가스가 압력을 줄이기 위해서 유리관에 공급되며, 글래스가 봉입된다.

일본 특허 공개 평7-6853에 개시된 과전압 흡수 장치는, 절연막이 대향 전극 중의 하나와 간접 접촉 상태므로, 전극 재료로부터 금속 이온을 형성하는 스퍼터링이 대향 전극 사이의 아크 방전으로 인해 다른 전극에서 발생한다. 금속 이온은 절연막의 상부에 쉽게 부착되어 실리콘 칩과 대향 전극 사이에 연속성을 유발한다. 그러므로, 장치의 과전압 흡수 특성이 손상된다. 또한, 대향 전극들 중의 하나가 절연막과 접촉하고 다른 대향 전극이 실리콘 칩과 접촉하므로, 과전압 흡수 장치는 분극화되며 장치는 매우 신중히 회로내로 제조되어야 한다.

또한, 절연막과 하나의 대향 전극 사이의 접촉이 절연막 또는 절연막 내의 마이크로랙(microcrack)의 단부에 디펙트(defect)를 형성하여 제품의 수율을 감소시키게 된다.

본 발명의 목적은 감소된 부품 수로 용이하게 생산될 수 있는 과전압 흡수 장치 및 그 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 분극이 발생하지 않고 방전용 소자에 대칭적으로 연결된 대향 전극 쌍으로 인해 과전압을 반복적으로 흡수할 수 있는 과전압 흡수 장치 및 그 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 절연막내에 디펙트가 없는 고 생산 수율의 과전압 흡수 장치를 제조하는 방법을 제공하는 것이다.

제1항에 의한 발명은 제1도 내지 제5도 및 제8도에 도시된 것처럼, 절연층(10)을 통해 다수의 도전성 기판(11, 12, 13)을 집적함에 의해 형성되고 상기 도전성 기판의 외곽 표면의 대향 전극(31, 32) 쌍으로 니핑(nipping)되고 절연성 용기(insulating receptacle: 34)내에 분자성 산소를 함유하지 않는 기체로 캡슐화되는 방전용 소자(20, 30, 40, 50)를 포함한다.

도전성 기판 사이의 절연층은 고 절연 저항을 가지는 막으로서 작용하며, 대향 전극(31 및 32) 사이에 전기적 절연이 보장된다. 순간 과도 전압, 즉 과전압이 대향 전극(31 및 32) 사이에 인가되는 경우, 대향 전극(31 또는 32)사이 및 절연층을 통한 각각의 도전성 기판에 방전이 발생하고, 과전압은 순간적으로 흡수된다. 과전압이 소거되는 경우, 방전이 종료되고 전기 절연은 대향 전극(31 및 32) 사이에서 복구된다.

제1항에 따라 제2항에 설명된 본 발명은 절연성 용기(34)는 유리관이고, 대향 전극(31 및 32)의 외곽 표면은 유리관 (34)의 양 단부를 봉입하는 과전압 흡수 장치를 포함한다.

절연성 용기(34)에 사용되는 유리관은 용이하게 봉입될 수 있다.

제1항 또는 제2항에 따라 제3항에서 설명된 본 발명은 도전성 기판(11, 12 및 13)과 접촉하는 접촉부(31a 및 31b)가 대향 전극의 봉입부보다 크기가 작으며, 대향 전극과 접촉하는 도전성 기판(11, 12, 13)의 접촉면(11a, 12a, 13a)의 크기는 접촉부(31a 및 31b)의 접촉면이 크기보다 작거나 같은 과전압 흡수 장치를 포함한다.

과전압이 대향 전극(31 및 32)에 인가되는 경우, 아크 방전이 절연층(10)을 통한 대향 전극(31)의 봉입부의 큰 직경부(31b)와 대향 전극(32)의 봉입부의 큰 직경부(32b) 사이에서 발생한다. 절연층(10)은 아크방전의 경로와는 벗어나 있다. 그러므로, 큰 양의 금속 이온이 큰 아크 방전 전압으로 인한 대향 전극들로부터 스퍼터링되는 경우라도, 이러한 금속 이온은 절연층의 노출부에 거의 부착되지 않는다.

제1항 내지 제4항 중 어느 한 항에 따른 제4항에 설명된 본 발명은 절연층(10)이 도전성 기판 사이에 마이크로갭(16)을 형성하도록 도전성 기판(11, 12 및 13)의 포면에 비해 눌려지는 과전압 흡수 장치를 포함한다.

마이크로갭(16)을 형성하도록 제공된 절연층(10)은 더욱 용이하게 글로우 방전을 발생시킨다.

제1항 내지 제3항 중 어느 한 항에 따른 제5항에 설명된 본 발명은 절연층이 도전성 기판(11, 12 및 13) 사이에 제공되고 제3도에 도시된 거솨 같은 플랜지형(flange type)을 형성하도록 도전성 기판(11, 12 및 13)의 표면을 형성하도록 돌출되는 과전압 흡수 장치를 포함한다.

플랜지형으로 형성된 절연층(10)은 초기 방전 전압을 상승시킬 수 있다.

제1 내지 제5항 중 어느 한 항에 따른 제6항에 설명된 본 발명은 도전성 기판(11, 12 및 13)이 실리콘칩이고 절연층(10)이 실리콘 산화물층, 실리콘 질화물층 또는 알루미나층인 과전압 흡수 장치를 포함한다.

도전성 기판으로 실리콘 칩을 사용하여 실리콘 산화물층, 실리콘 질화물층 또는 알루미나층과 같은 절연층의 형성을 촉진한다.

제1항 내지 제6항 중 어느 한 항에 따른 제7항에 설명된 본 발명은 제8도에 도시된 것과 같이 금속층(17)이 도전성 기판(11, 12, 13) 사이에 제공되는 과전압 흡수 장치를 포함한다.

제공된 금속층은 도전성 기판 사이의 본딩을 촉진한다.

제7항에 따른 제8항에 설명된 본 발명은 금속층(17)이 W, Mo, Ti, Ni 또는 Ta를 포함하는 과전압 흡수 장치를 포함한다.

제9항에 설명된 발명은 제6도 및 제7도에 도시된 것처럼 다수의 실리콘 웨이퍼(11, 12, 13) 중의 적어도 하나의 웨이퍼의 표면 또는 내부에 절연층(10)을 형성하는 단계; 상기 절연층(10)을 끼워넣도록 상기 다수의 실리콘 웨이퍼(11, 12, 13)를 본딩하는 단계; 상기 본드된 실리콘 웨이퍼(11, 12, 13)을 직사각형으로 절단함에 의해 상기 절연층(10)을 가진 집적된 실리콘 칩을 포함하는 방전용 소자(20, 30, 40, 50)을 형성하는 단계; 및 상기 실리콘 칩 (11, 12, 13)의 외곽 면에 대향 전극(31, 32) 쌍으로 상기 방전용 소자(20, 30, 40, 50)를 니핑하고 이를 불활성 기체를 가진 절연성 용기(34)내로 캡슐화하는 단계를 포함하는 과전압 흡수 장치를 제조하는 방법을 포함한다.

이러한 방법에 따르면, 삽입된 절연층을 구비한 방전용 소자는 실리콘 웨이퍼 정렬 기술을 사용해야 용이하게 형성될 수 있다.

제9도에 도시된 것처럼 제10항에 설명된 본 발명은 다수의 실리콘 웨이퍼 (11, 12, 13) 중의 적어도 하나의 웨이퍼의 표면상에 또는 내부에 절연층을 형성하고, 상기 절연층(10)을 형성하기 위한 실리콘 웨이퍼와는 상이한 적어도 하나의 실리콘 웨이퍼의 표면 상에 또는 상기 절연층 상에 금속층(17)을 형성하는 단계; 상기 절연층(10)이 상기 금속층(17)에 인접하도록 상기 다수의 실리콘 웨이퍼(11, 12, 13)을 본당하는 단계; 상기 본딩된 실리콘 웨이퍼(11, 12, 13)을 직사각형으로 절단함에 의해 집적된 실리콘 칩 및 상기 절연층(10)을 포함하는 방전용 소자(20, 30, 40, 50)를 형성하는 단계; 및 상기 실리콘 칩 (11, 12, 13)의 외곽 면의 대향 전극(31, 32) 쌍으로 상기 방전용 소자(20, 30, 40, 50)를 니핑하고, 불활성 기체를 가진 절연성 용기내에 이를 캡슐화하는 단계를 포함하는 과전압 흡수 장치를 제조하는 방법을 포함한다.

이 방법에 따르면, 방전용 소자는 실리콘 웨이퍼 정렬 기술을 사용함에 의해 용이하게 형성되어 절연층은 금속층에 인접한다.

제9항 또는 제10에 따른 제11항에 설명된 본 발명은 상기 절연층(10)이 열 산화 화학 기상 증착 또는 스퍼터링에 의한 절연 재료의 형성으로 상기 실리콘 웨이퍼(11, 12)의 표면 상에 형성되는 과전압 흡수 장치를 제조하는 방법을 포함한다.

열 산화, 화학 기상 증착 또는 스퍼터링은 균일 품질의 절연층을 대량 생산할 수 있게 한다.

제10항에 따른 12항에 설명된 본 발명은 상기 금속층(17)이 화학 기상 증착 또는 스퍼터링에 의한 도전성 재료의 형성으로 상기 실리콘 웨이퍼(12)의 표면 상에 형성되는 과전압 흡수장치를 제조하는 방법을 제공한다.

열 산화, 화학 기상 증착 또는 스퍼터링은 균일 품질의 금속층을 대량 생산할 수 있게 한다.

제9항 내지 제12항 중 어느 한 항에 따른 제13항에 설명된 본 발명은 상기 절연층(10)이 상기 도전성 기판 사이에 마이크로갭(16)을 형성하도록 상기 절연성 용기(34)내에 이를 캡슐화하기 이전에 상기 방전용 소자(20, 40, 50)를 선별적으로 에칭함에 의해 도전성 기판(11, 12, 13)의 표면으로부터 눌려지는 과전압 흡수 장치를 제조하는 방법을 포함한다.

마이크로갭(16)을 형성하도록 절연층(10)을 형성함에 의해 글로우 방전이 더욱 용이하게 발생된다.

제9항 내지 제12항에 따른 제14항에 설명된 본 발명은 상기 절연층(10)은 상기 도전 기판들 사이에 플랜지형을 가진 상기 절연층을 형성하도록 상기 절연성 용기(34)내에 이를 캡슐화하기 이전에 상기 방전용 소자(30)을 선별적으로 에칭함에 의해 상기 도전성 기판(11, 12, 13)의 표면으로부터 돌출하는 과전압흡수 장치를 제조하는 방법을 포함한다.

초기 방전 전압은 플랜지형 절연층(10)을 형성함에 의해 상승될 수 있다.

제1도는 본 발명에 따른 과전압 흡수 장치의 중심의 수직 횡단면도.

제2도는 제1도의 과전압 흡수 장치의 조립체를 도시하는 동일 크기의 도면.

제3도는 본 발명에 따른 다른 과전압 흡수 장치의 수직 횡단면도.

제4도는 본 발명에 따른 다른 과전압 흡수 장치의 중심의 수직 횡단면도.

제5도는 본 발명에 따른 다른 과전압 흡수 장치의 중심의 수직 횡단면도.

제6도는 본 발명에 따른 과전압 흡수 장치의 제조 공정의 단계를 도시하는 횡단면도.

제7도는 본 발명에 따른 다른 과전압 흡수 장치의 제조 공정의 단계를 도시하는 횡단면도.

제8도는 본 발명에 따른 다른 과전압 흡수 장치의 중심의 수직 횡단면도.

제9도는 본 발명에 따른 다른 과전압 흡수 장치의 제조 공정의 단계를 도시하는 횡단면도.

제10도는 종래 기술의 과전압 흡수 장치의 중심의 수직 횡단면도.

제11도는 다른 종래 기술의 과전압 흡수 장치의 중심의 수직 횡단면도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 절연층 11, 12, 13 : 도전성 기판(실리콘 웨이퍼)

1a, 12a, 13a, : 대향 전극에 대한 접촉 면 16 : 마이크로갭

17 : 금속층 20, 30, 40, 50 : 방전용 소자

31, 32 : 대향 전극 31a, 32a : 도전성 기판에 대한 접촉부

34 : 절연성 용기(유리관) 36, 37 : 리드 와이어

도전성 기판, 절연층, 방전용 소자, 대향 전극 및 절연성 용기가 본 발명에 따른 발명을 참조로 설명된다. 제1도 내지 제9도에서, 동일한 참조번호는 동일한 부분을 지칭하는 것이다.

도전성 기판의 예는 실리콘 칩, 카본 칩 및 금속 칩을 포함한다. 실리콘 칩은 고도로 정확한 작동을 가능하게 하므로 양호하다. 2 또는 그 이상의 방전 기판이 절연층를 삽입하도록 사용되며 방전용 소자는 이들을 집적화함으로써 형성된다. 제1도 내지 제4도는 한 쌍의 도전성 기판을 포함하는 실시예를 도시하고, 제5도는 3개의 도전성 기판을 포함하는 실시예를 도시한다. 도면에서는 도시되지 않으나 4개 또는 그 이상의 도전성 기판이 사용될 수 있다. 도전성 기판의 수를 증가시킴으로써, 절연층의 수는 증가될 수 있고, 전체 두께도 증가될 수 있다. 그러므로, 최종 과전압 흡수 장치는 높은 전압에서 동작할 수 있다. 도전성 기판의 형태는 제2도에 도시된 것처럼 직사각형 평행 육면체에 제한되는 것은 아니며, 예를 들면 실린더형, 타원형의 횡단면을 가진 실린더형 큐브형, 절단된 콘형, 3각형(prism) 및 다른 각형주형 및 절단된 3각형 피라미드형 및 다른 각형 피라미드형 및 이러한 변형 형태의 양단부가 플랫 면을 가진 임의의 형태이다. 직사각형 평행 육면체는 가동성면에서 양호하다.

방전용 소자는 예를 들면 실리콘 웨이퍼 정렬 기술을 사용하여 생산될 수 있다. 제6a에 도시된 것처럼, 표면 절연층(10)을 구비하는 실리콘 웨이퍼(11, 표면 절연층(10)을구비하는 실리콘 웨이퍼(12), 또는 절연층을 가지지 않는 실리콘 웨이퍼(13)가 절연층을 통해 중첩된다. 이러한 실리콘 웨이퍼는 P 형 또는 N형이며 0.01 내지 1,000 Ωm 범위의 저항값을 가진다. 도 6b에 도시된 것처럼, 웨이퍼 (11 및 12) 또는 웨이퍼(11 및 13)을 중첩시킨 이후에 2개의 웨이퍼는 열처리에 의해 각각 본딩된다. 중첩된 웨이퍼에 대한 열처리는 1,000 내지 1,100℃로 1 내지 3시간, 양호하게는 2시간 동안 건조 산소 또는 질소 분위기내에서 수행된다.

도전성 기판이 실리콘 웨이퍼로부터 절단된 실리콘 칩인 경우, 절연층(10)은 실리콘 산화물층(SiO₂층), 실리콘 질화물층(Si₃N₄층), 또는 알루니마층(Al₂O₃층)이다. 용이하게 층화될 수 있고 높은 절연 특성을 가진 실리콘 산화물층이 양호하게 사용된다. 절연층은 과전압 흡수 장치의 수명 측면에서 약 1 내지 50㎛ 범위의 두께가 양호하다. 절연층은 실리콘 웨이퍼의 열산화, 화할 기상 증착(아래부터 CVD) 또는 스퍼터링에 의한 절연 재료의 조성에 의해 형성된다. 절연층이 실리콘 웨이퍼의 열 산화에 의해 형성된 실리콘 산화물층이라면, 절연층은 실리콘 웨이퍼를 1,100 내지 1,200℃로 습식 산화 분위기내에서 가열함에 의해 형성된다. 양호한 가열 시간 주기는 약 2내지 12시간이다. 이러한 열 산화에 있어서, 절연층은 약 1 내지 5㎛ 범위의 두께를 가진다.

CVD 공정에 의한 절연층의 형성에 있어서, SiO₂층이 예를 들면 테트라에틸 옥시실리케이트[tetraethy1 oxysilicate:(SiOC₂H₅)₄:TEOS]인 유기 산화-실란 재료 개스의 열 분해에 의해 형성되고, Si₃N₄층은 SiH₂Cl₂또는 SiH₄와 기체 상태 암모니아(NH₃)에 의해 형성되거나, 또는 Al₂O₃층이 유기 알루미늄, Al(CH₃)₃및 O₂의 반응에 의해 또는 Al(i-C₄H₉)₃의 열 분해에 의해 형성된다. CVD 공정을 기초로 한 절연층의 두께는 약 1 내지 50㎛이다.

스퍼터링 공정에 의한 절연층의 형성의 경우에, SiO₂층은 SiO₂타겟을 사용한 O₂분위기내에서 형성되며, Si₃N₄층은 Si 타겟을 사용한 N₂분위기내에서 형성되거나 또는 Al₂O₃층이 Al₂O₃타겟을 사용한 Ar 분위기내에서 형성된다. 스퍼터링 공정을 기준으로 한 절연층의 두께는 약 1 내지 5㎛이다.

절연층(10)을 통해 집적된 2개의 실리콘 웨이퍼(11 및 12) 또는 (11 및 13)은 실리콘 웨이퍼의 분할면(도 6b내에서 파선)을 따라 절단하여 직4각형 실리콘칩이 된다. 도 6c에 도시된 것처럼, 절연층(10)의 외주 또는 실리콘 칩(11 및 12 또는 11 및 13)의 주위만이 실리콘 칩의 선별적인 습식 에칭에 의해 제거된다. 도 6c에서, 절연막(10)의 주위만을 제거하기 위한 에칭제가 절연층(10)을 따라 실리콘 칩(11 및 12 또는 11 및 13) 사이의 수개의 마이크로미터의 깊이를 가지는 마이크로갭(16)을 형성하도록 사용된다. 절연층만을 제거하기 위한 에칭제의 예는 실리콘 산화물층을 위한 수성 불화수소 산 용제, 실리콘 질화 물층을 위한 고온 인 산, 및 알루미나층을 위한 수성 불화수소 산 용재를 포함한다. 방전용 소자(20)은 도 6d에 도시된 것과 같은 그러한 선별적 에칭의 의해 제공된다. 실리콘 칩(11 및 12 또는 11 및 13)의 주위만을 제거하기 위한 전형적인 에칭제는 수성 칼륨 수산화물 용제이다. 플랜지형태로 형성되고 실리콘 칩(11 및 12 또는 11 및 13)의 표면으로부터 약 1 내지 5㎛ 돌출된 절연층이 그러한 선별적 에칭에 의해 제공된다.

도 7a 내지 도 7e에 도시된 것처럼, 방전용 소자(40)는 절연층(10)을 통해 3개의 실리콘 웨이퍼(11, 12 및 13)을 본딩하고, 이를 절단 및 에칭(도시 없음)함에 의해 생산될 수 있다. 도면에는 도시가 없지만 본딩된 실리콘 웨이퍼이 수는 4, 5, 6 또는 그 이상이다.

별예로, 도 9a 내지 도9d에 도시된 것처럼, 방전용 소자(50)는 실리콘 웨이퍼(11)의 표면 상의 절연층(10)을 형성하고, 다른 실리콘 웨이퍼(12)의 표면 상에 금속층(17)을 형성하고, 절연층(10)을 통하는 두 실리콘 웨이퍼(11 및 12)와 금속층(17)을 본딩하고 이를 절단 및 에칭함에 의해 생성될 수 있다. 금속층(17)은 CVD공정, 스퍼터링 공정, 기상 증착 공정, 프린팅 공정, 이온 주입 공정 또는 이식 공정과 같은 박막 또는 후막 공정에 의해 웨이퍼(12)의 표면 상에 형성된다. 그러한 금속층의 형성에 사용되는 금속의 예로는 W, Mo, Ti, Ni, Ta 및 Cu를 포함한다. 금속은 열 저항 특성의 측면에서 내화성 금속으로부터 선택된다. 금속층의 두께는 양호하게는 약 0.1 내지 1.0㎛ 범위이다. 도시는 없지만, 본딩될 금속층의 수는 2에만 제한되지 않고, 3, 4, 5, 6 또는 그 이상일 수도 있다. 금속층은 절연층을 가진 모든 접촉면 상에 제공되어서는 안된다.

대향 전극은 봉입을 위해 제공되며 봉입동안 절연성 용기의 열 수축으로 위한 크랙 형성을 방지하도록 절연성 용기의 것과 거의 동일한 열 확장 계수를 가지는 금속으로부터 준비된다. 그러므로, 대향 전극을 위한 재료는 절연성 용기의 유형에 따라 선택된다. 절연성 용기가 연성 유리관으로 제조되는 경우, 듀멧 와이어(Dumet wire) 또는 52wt% 철-42wt% 니켈-6wt% 크롬 합금이 대향 전극용으로 사용된다. 절연성 용기가 경성 유리관으로 제조되는 경우, 58wt% 철-42wt% 니켈(상품명:42 합금) 등은 대향 전극용으로 사용된다. 절연성 용기가 세라믹 관으로 제조되는 경우, 42 합금 및 구리로 구성된 클래드 재료, 페르니코(fernico)형 54wt% 철-29wt% 니켈-17wt% 코발트 합금(상품명: 코바르(Kovar)) 등이 대향 전극으로 사용된다. 듀멧 와이어는 대향 전극으로 사용되도록 얇은 라운드 조각으로 절단된다. 42 합극 및 구리로 구성된 클래드 재료는 얇는 구리막이 42 합금 시트의 하나 또는 양측에 부착되는 클래딩(cladding)에 의해 제조되며, 이는 고온에서 기기적으로 롤링된다. 산화 처리에 의해 구리 박막의 표면에 형성된 제1동 산화물은 봉입 동안 유리와의 경쟁력을 개선한다. 클래드 재료는 디스크로 펀칭되고 대향 전극을 형성하도록 드로잉(drawing) 된다.

도 1 내지 도 3에 도시된 것처럼, 대향 전극(31 및 32)쌍은 실린더 형이다. 그러나 도 4, 도 5 및 도 8에 도시된 것처럼, 스퍼터링에 의한 아크 방전 동안 한 전극에서 형성하는 금속 이온이 절연층(10)에 도달하지 않고 도전성 기판 모두는 상호 연결되지 않으므로, 도전성 기판과 접촉하는 대향 전극(31 및 32)의 접촉부(31a 및 31b)는 봉입된 부분보다 크기가 작으며, 대향 전극과 접촉하는 도전성 기판의 접촉면의 크기는 접촉부(31a 및 32a)의 접촉면의 크기보다 작다. 리드 와이어(36 및 37)은 대향 전극(31 및 32)의 외부에서 웰딩에 의해 제공될 수 있다.

절연성 용기(34)는 유리관 또는 절연 세라믹 관을 포함하는 용기이며, 상기 용기는 금속관을 유리 또는 절연 세라믹 관의 부분 대체용으로 사용하거나 또는 유리 또는 절연 세라믹 재료를 금속관에 대한 부분 대체용으로서 사용한다. 유리관은 납 유리, 바륨 유리, 소다 석회(soda-lime) 유리 또는 봉규산 유리(borosilicate glass)로 제조된다.

대향 전극(31 및 32)를 봉입하는 경우, 절연성 용기(34)는 분자 산소를 함유하지 않는 기체로 채워진다. 그러한 기체의 예로는 He, Ne, Ar, Xe, N₂, CO₂, SF₆및 C₃F₈을 포함한다. 본 발명에 따른 과전압 흡수 장치의 초기 방전 전압은 절연층의 두께 및 봉입 기체의 압력에 의해 제어된다.

실시예들

본 발명에 따른 실시예들이 비교예를 참조로 설명된다.

실시예1

도 1 및 도 2에 도시된 것처럼, 중심에 마이크로갭(16)을 가지는 방전용 소자(20)는 대향 전극(31 및 32) 쌍과 니핑(nip)되고 유리관(34)내에 위치한다. 이 실시예에서, 방전용 소자(20)은 500㎛ x 500㎛ x 500㎛의 입방체이며,, 250㎛의 두께를 가지는 본딩된 실리콘 칩(11 및 13)을 구비한다. SiO2를 포함하며, 약 10㎛ 두께를 가지는 절연층(10)이 실리콘 칩의 한 본딩 면 상에 형성된다. 방전용 소자(20)는 열 산화물을 가지는 2개의 실리콘 웨이퍼(11)와 열 산화물층을 가지지 않는 실리콘 웨이퍼(13)를 본딩하고 도 6에 도시된 것처럼 이를 전달 및 선별적 에칭함으로써 형성된다. 마이크로갭(16)은 약 30㎛의 두께를 가진다.

방전용 소자(20)은 대향 전극(31 및 32) 한 쌍으로 니핑된다. 리드 와이어(36 및 37)은 대향 전극(31 및 32)의 외곽 면을 웰딩함으로써 본딩된다. 니핑된 방전용 소자(20)는 내부 직경이 0.8mm이고, 두께가 0.25 내지 0.3mm이며, 길이가 2.0mm인 납 유리관(34)내에 위치된다. 대향 전극(31 및 32)은 약 0.7 내지 0.8mm 직경를 가지는 듀멧 와이어를 약 1.0mm 길이를 가지는 조각으로 전달함에 의해 제조된다. 유리관내의 공기가 800 Torr의 아르곤 기체로 교체된 이후에, 유리관(34)는 650℃로 가열되고 대향 전극(31 및 32)와 봉입된다. 이러한 방식으로 과전압 흡수 장치가 마련된다.

실시예2

실시예1과 동일한 구성을 가지는 과전압 흡수 장치가 마련되나, 실리콘 칩(11 및 13)과 접촉하는 대향 전극의 접촉부(31a 및 32a)는 대향 전극의 봉입된 부분의 것보다 크기가 작으며, 대향 전극과 접촉하는 칩의 접촉면의 크기는 접촉 부분의 접촉면의 크기와 동일한다.

실시예3

실시예 2와 동일한 구성을 가지는 과전압 흡수 장치가 도 5 및 도 7c에 도시된 방전용 소자(40)을 사용하여 마련된다. 각각의 절연층(10)의 구조 및 마이크로갭(16)의 두께는 실시예 1의 것과 동일하다.

실시예4

실시예 2와 동일한 구조를 가지는 과전압 흡수 장치가 도 8 및 도 9d에 도시된 방전용 소자를 사용하여 마련된다. 실리콘 칩(11)은 실시예 1내의 실리콘 칩(11)과 동일하며, 각각의 절연층(10) 및 마이크로갭(16)의 두께의 구조는 실시예 1의 것과 동일하다. 실리콘 칩(11)는 텅스텐(W)을 포함하는 금속층(17)을 가진다. W층은 WF₆재료 기체를 사용한 CVD 공정에 의해 약 5㎛의 두께까지 형성된다.

비교예1

도 10에 도시된 과전압 흡수 장치(9a)가 비교예로서 사용된다. 소자(1)이 과전압 흡수장치(9a)의 유리관(4)내의 아르곤 기체와 함께 캡슐화된다. 실시예 1과 동일한 듀멧 와이어가 대향 전극(2 및 3)으로 사용된다.

소자(1)은 스퍼터링에 의해 길이가 3.1mm이고 직경이 1.0mm인 실린더형 세라믹 기판(1b)의 전체 표면 상에 도전성 막(1a)을 형성하고, 각각이 두께 0.15mm, 외경 1.3mm, 길이 0.9mm인 한 쌍의 캡 전극(1d 및 1e)를 캐핑하고, 레이저 빔에 의해 그 둘레를 따라 세라믹 기판의 중심내의 수십 마이크로미터의 폭을 가진 마이크로 갭을 형성함으로써 제조된다.

실시예 1 내지 4 및 비교예의 과전압 흡수 장치는 직류 방전, 절연 저항, 정전 용량, 임펄스 방전의 초기 전압 및 정전 수명 특성과 같은 전기적 특성을 측정하게 된다. 표1에 결과가 도시된다. 임펄스 방전전압 측정 동안의 임펄스 전압은 (1.2 x 50)μsec-2kV이며, 정전 수명 특성 측정 동안 인가된 정전 용량의 조건은 150pF-330Ω-15kV이다.

표 1은 실시예 1, 2 및 4의 과전압 흡수 장치는 비교예와 동일한 특성을 가지다는 것을 증명한다. 실시예 3의 과전압 흡수 장치는 다른 실시예 보다 약간 낮은 정전 용량을 가지며, 직류 방전의 개시 전압 및 임펄스 방전은 다른 실시예의 거의 2배이다.

상술한 것처럼, 본 발명은 아래의 현저한 이점을 가진다.

(a) 일본 특허 공개 소55-128,283호에 개시된 것에 필적하는 과저압 흡수 특성을 가지는 과저압 흡수 장치는 감소된 부품의 수로써 용이하게 생산될 수 있다.

(b) 일본 특허 공개 평7-6,853호에 개시된 과전압 흡수 장치와는 상이하게 대향 전극 쌍이 방전용 소자에 대칭적으로 연결되므로, 본 발명에 따른 과전압 흡수 장치는 분극되지 않으며 과전압을 반복적으로 흡수할 수 있다.

(c) 절연층 디펙트가 없는 과저압 흡수 장치는 일본 특허 공개 평7-6,853호에 개시된 것과 비교해서 높은 생산 수율로 생산될 수 있다.

Claims (14)

1. 절연층(10)을 통해 다수의 도전성 기판(11, 12, 13)을 집적함에 의해 형성되고 상기 도전성 기판의 외곽 표면의 대향 전극(31, 32) 쌍으로 니핑(nipping)되고 절연성 용기(insulating receptacle: 34)내에 분자성 산소를 함유하지 않는 기체로 캡슐화되는 방전용 소자(20, 30, 40, 50)를 포함하는 것을 특징으로 하는 과전압 흡수 장치.
2. 제1항에 있어서, 상기 절연성 용기(34)은 유리관이고 상기 대향 전극(31 및 32)의 외곽 표면이 상기 유리관(34)의 양 단부를 봉입하는 것을 특징으로 하는 과전압 흡수 장치.
3. 제1항 또는 제2항에 있어서, 도전성 기판(11, 12, 13)과 접촉하는 상기 대향 전극(31, 32)의 접촉부(31a, 32a)는 상기 대향 전극의 봉입된 부분보다 크기가 작으며, 상기 대향 전극과 접촉하는 상기 도전성 기판(11, 12, 13)의 접촉면(11a, 12a, 13a)의 크기는 상기 접촉부(31a, 32a)의 접촉면의 크기보다 같거나 또는 작은 것을 특징으로 하는 과전압 흡수 장치.
4. 제1항 내지 제3항 중 어는 한 항에 있어서, 상기 절연층(10)은 상기 도전성 기판들 사이에 마이크로갭(16)을 형성하도록 상기 도전성 기판(11, 12, 13)의 표면에 비해 눌려지는 것을 특징으로 하는 과전압 흡수 장치.
5. 제1항 내지 제3항 중 어는 한 항에 있어서, 상기 절연층(10)은 상기 도전성 기판(11, 12, 13) 사이에 제공되고, 플랜지형(flange type)을 형성하도록 상기 도전성 기판(11, 12, 13)의 표면으로부터 돌출되는 것을 특징으로 하는 과전압 흡수 장치.
6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 도전성 기판(11, 12, 13)은 실리콘 칩이며, 상기 절연층(10)은 실리콘 산화물층, 실리콘 질화물층 또는 알루미나층인 것을 특징으로 하는 과저압 흡수 장치.
7. 제1항 내지 제6항 중 어느 한 항에 있어서, 금속층(17)이 상기 도전성 기판(11, 12, 13) 사이에 제공되는 것을 특징으로 하는 과전압 흡수 장치.
8. 제7항에 있어서, 상기 금속층(17)은 W, Mo, Ti, Ni 또는 Ta를 포함하는 것을 특징으로 하는 과전압 흡수 장치.
9. 다수의 실리콘 웨이퍼(11, 12, 13) 중 적어도 하나의 웨이퍼의 표면 상에 또는 내부에 절연층(10)을 형성하는 단계; 상기 절연층(10)을 끼위넣도록 상기 다수의 실리콘 웨이퍼(11, 12, 13)를 본딩하는 단계; 상기 본드된 실리콘 웨이퍼(11, 12, 13)을 직사각형으로 전달함에 의해 상기 절연층(10)을 가진 집적된 실리콘 칩을 포함하는 방전용 소자(20, 30, 40, 50)을 형성하는 단계; 및 상기 실리콘 칩(11, 12, 13)의 외곽 표면의 대향 전극(31, 32) 쌍으로 상기 방전용 소자(20, 30, 40, 50)를 니핑하고, 이들 소자들을 불활성 기체를 가진 절연성 용기(34)내로 캡슐화하는 단계를 포함하는 것을 특징으로 하는 과전압 흡수 장치 제조 방법.
10. 다수의 실리콘 웨이퍼(11, 12, 13) 중의 적어도 하나의 웨이퍼의 표면 상에 또는 내부에 절연층을 형성하고, 상기 절연층(10)을 형성하기 위한 실리콘 웨이퍼와는 상이한 적어도 하나의 실리콘 웨이퍼의 표면 상에 또는 상기 절연층 상에 금속층(17)을 형성하는 단계; 상기 절연층(10)이 상기 금속층(17)에 인접하도록 상기 다수의 실리콘 웨이퍼(11, 12, 13)을 본딩하는 단계; 상기 본딩된 실리콘 웨이퍼(11, 12, 13)을 직사각형으로 절달함에 의해 집적된 실리콘 칩 및 상기 절연층(10)을 포함하는 방전용 소자(20, 30, 40, 50)를 형성하는 단계; 및 상기 실리콘 칩(11, 12, 13)의 외곽 표면의 대향 전극(31, 32) 쌍으로 상기 방전용 소자(20, 30, 40, 50)를 니핑하고, 불활성 기체를 가진 절연성 용기(34)내에 캡슐화하는 단계를 포함하는 것을 특징으로 하는 과전압 흡수 장치.
11. 제9항 또는 제10항에 있어서, 상기 절연층(10)이 열 산화, 화학 기상 증착 또는 스퍼터링에 의한 절연 재료의 형성으로 상기 실리콘 웨이퍼(11, 12)의 표면 상에 형성되는 것을 특징으로 하는 과전압 흡수 장치 제조 방법.
12. 제10항에 있어서, 상기 금속층(17)이 화학 기상 증착 또는 스퍼터링에 의한 도전성 재료의 형성으로 상기 실리콘 웨이퍼(12)의 표면 상에 형성되는 것을 특징으로 하는 과전압 흡수 장치 제조 방법.
13. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 절연층(10)은 상기 도전성 기판 사이에 마이크로갭(16)을 형성하도록 상기 절연성 용기(34)내에 캡슐화하기 이전에 상기 방전용 소자(20, 40, 50)를 선별적으로 에칭함에 의해 도전성 기판(11, 12, 13)의 표면으로부터 눌려지는 것을 특징으로 하는 과전압 흡수 장치 제조 방법.
14. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 절연층(10)은 상기 도전성 기판들 사이에 플랜지형을 가진 상기 절연층을 형성하도록 상기 절연성 용기(34)내에 캡슐화하기 이전에 상기 방전용 소자(30)를 선별적으로 에칭함에 의해 상기 도전성 기판(11, 12, 13)의 표면으로부터 돌출하는 것을 특징으로 하는 과전압 흡수 장치 제조 방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.