KR970078008A - 반도체 메모리 장치의 출력 버퍼 - Google Patents

Abstract

본 발명은 풀업트랜지스터 및 풀다운트랜지스터를 구비하는 반도체 메모리 장치의 출력 버퍼에 있어서, 상기 반도체 메모리 장치가 이퀄라이즈 상태일 때 풀업 및 풀다운 트랜지스터의 각 게이트 단자 노드간에 전류 패스를 형성하고 상기 전류패스 상의 전압레벨에 대응하여 출력버퍼의 출력단 전압레벨이 변하도록 하는 수단을 구비하여, 출력단이 플로팅(HIGE-Z)된 상태일때 출력 버퍼의 출력단 전압레벨을 소정 값만큼 상승 또는 하강시켜 출력버퍼가 인에이블(enable)되었을시 하이에서 로우 또는 로우에서 하이로 풀 스윙(full swing)하지 않고, 그 보다 적은 값으로 스윙하도록 스위칭 시간(Switching Time)을 감소시키는 것에 의해 출력버퍼가 고속 동작하도록 하는 것이다.

Description

반도체 메모리 장치의 출력 버퍼

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 일실시예에 따른 반도체 메모리 장치의 출력 버퍼 상세 회로도이다.

Claims (6)

1. 반도체 메모리 장치의 출력 버퍼에 있어서, 출력 버퍼가 디스에이블되어 출력단이 플로팅된 상태일때 출력 버퍼의 출력단 전압레벨을 소정 값만큼 상승 또는 하강시키는 수단을 구비하여, 출력버퍼가 인에이블되었을시 스위칭 시간(Switching Time)을 감소시킨 것을 특징으로 하는 출력 버퍼.
2. 풀업프랜지스터 및 풀다운트랜지스터를 구비하는 반도체 메모리 장치의 출력 버퍼에 있어서, 상기 반도체 메모리 장치가 이퀄라이즈 상태일 때 풀업 및 풀다운트랜지스터의 각 게이트 단자 노드간에 전류패스를 형성하고 상기 전류패스 상의 전압레벨에 대응하여 출력버퍼의 출력단 전압레벨이 변하도록 하는 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 버퍼.
3. 제2항에 있어서, 상기 풀업 및 풀다운트랜지스터의 각 게이트 단자 노드간에 형성되는 전류패스는 상기 풀업트랜지스터의 게이트 단자 노드와 상기 출력버퍼의 출력단 사이에 채널이 형성되는 제1모스트랜지스터와 상기 풀다운트랜지스터의 게이트 단자 노드와 상기 출력버퍼의 출력단 사이에 채널이 형성되는 제2모스 트랜지스터에 의해 형성하는 것을 특징으로 하는 반도체 메모리 장치의 출력 버퍼.
4. 제3항에 있어서, 상기 제1모스트랜지스터 및 제2모스트랜지스터가 출력버퍼의 디스에이블시 턴 온 되도록 하는 신호를 생성하기 위한 논리회로수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 버퍼.
5. 제4항에 있어서, 상기 논리회로수단은 반도체 메모리 장치의 사용되는 다수의 제어신호 조합하는 것을 특징으로 하는 반도체 메모리 장치의 출력 버퍼.
6. 풀업 P채널 모스트랜지스터 및 풀다운 N채널 모스트랜지스터를 구비하는 스태틱램(SRAM)의 출력 버퍼에 있어서, 상기 풀업 P채널 모스트랜지스터의 게이트 단자 노드와 상기 출력 버퍼의 출력단 사이에 채널이 형성되는 N채널모스트랜지스터와, 상기 풀다운 N채널 모스트랜지스터의 게이트 단자 노드와 상기 출력 버퍼의 출력단 사이에 채널이 형성되는 P채널 모스트랜지스터와, 상기 스태틱램이 이퀄라이즈 상태일 때 외부제어 신호에 의해 상기 N채널 모스트랜지스터 및 P채널 모스트랜지스터를 턴 온 시키기 위한 논리회로수단을 구비하고, 상기 출력 버퍼의 출력단이 상기 N채널 모스트랜지스터 및 P채널 모스트랜지스터의 공통드레인 단자에 연결된 것을 특징으로 하는 스태틱램(SRAM)의 출력 버퍼.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.