KR970077673A - 반도체 소자에 일체화된 커패시터를 형성하기 위한 공정 - Google Patents

반도체 소자에 일체화된 커패시터를 형성하기 위한 공정 Download PDF

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히로히토 와타나베
푸미키 아이소
슈지 후지와라
마사노부 젠케
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가네꼬 히사시
닛폰 덴키 가부시키가이샤
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Abstract

“결정 응집 공정에 따라 부정형 실리콘막 상에 반구 실리콘 그레인을 형성하기 위한 공정에서, 부정형 실리콘막의 윗면과 측면에 결정핵을 형성하기 위해서 어닐링 온도보다 적어도 5℃ 더 낮은 안정 온도에서 부정형 실리콘막의 윗면과 측면에 SiH4를 조사하여 결정핵으로부터 반구 실리콘 그레인을 성장시킴으로써, 부정형 실리콘막과 층간 절연막 사이의 경계로부터 결정이 부정형 실리콘막으로 성장되는 것을 억제 및 지체하는 것이 가능하다. 그 후, 표면에 결정핵이 형성된 부정형 실리콘막을 어닐링 온도로 어닐링하여 부정형 실리콘막의 윗면과 측면의 전체 표면에 반구 실리콘 그레인이 형성되도록 하였다.

Description

반도체 소자에 일체화된 커패시터를 형성하기 위한 공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 HSG 구조의 커패시터 하단 플레이트를 형성하기 위한 본 발명에 따른 공정의 제1실시예의 온도 시퀀스를 도시하는 그래프.

Claims (12)

  1. 결정핵 형성 기체를 층간 절연막 상에 형성된 부정형 실리콘막에 조사하는 공정에 있어서, 제1온도에서 상기 부정형 실리콘막의 표면에 결정핵을 형성하고 표면에 결정핵이 형성된 상기 부정형 실리콘막을 어닐링하며, 제2온도에서 상기 부정형 실리콘막의 표면에 반구 실리콘 그레인(hemi-spherical silicon grains)을 형성하되, 상기 제1온도가 상기 제2온도보다 낮은 것을 특징으로 하는 공정.
  2. 제1항에 있어서, 상기 제2온도는 600℃ 이하이고 상기 제1온도는 530℃ 이상이지만 상기 제2온도보다 적어도 5℃ 이상 낮은 것을 특징으로 하는 공정.
  3. 제2항에 있어서, 상기 제1온도에서 상기 부정형 실리콘막에 상기 결정핵 형성 기체를 조사하기 전에 상기 부정형 실리콘막이 상기 제1온도보다 5℃ 이상, 10℃ 이하로 더 낮은 제3온도로 미리 가열 및 유지되고, 그후 상기 부정형 실리콘막이 상기 제1온도로 가열 및 유지되며 상기 제1온도에서 상기 결정핵 형성 기체가 상기 부정형 실리콘막에 조사되는 것을 특징으로 하는 공정.
  4. 층간 절연막 상에 형성되고 상기 층간 절연막을 통과하도록 형성된 접점 홀(contact hole)을 통해 반도체 기판에 전기적으로 연결되는 커패시터를 형성하기 위한 공정에 있어서, 상기 접점 홀을 채우고 상기 층간 절연막을 부분적으로 덮는 패턴화된 부정형 실리콘막을 형성하는 단계; 이후의 어닐링 단계의 온도보다 더 낮은 제1온도에서 상기 패턴화된 부정형 실리콘막에 결정핵 형성 기체를 조사(irradiating)하여 상기 패턴화된 부정형 실리콘막과 상기 층간 절연막 사이의 경계로부터 결정이 성장하도록 함으로써 상기 패턴화된 부정형 실리콘막의 표면에 결정핵이 형성되는 단계; 제2온도에서 상기 패턴화된 부정형 실리콘막을 어닐링(annealing)하여 상기 패턴화된 부정형 실리콘막 표면의 결정핵으로부터 반구 실리콘 그레인이 형성되는 단계; 상기 반구 실리콘 그레인을 덮도록 커패시터 유전체 막을 형성하는 단계; 및 상기 유전체 막을 덮도록 커패시터 플레이트를 형성하는 단계를 포함하며, 상기 커패시터는 상기 반구 실리콘 그레인을 구비한 패턴화된 실리콘막, 상기 반구 실리콘 그레인을 덮는 커패시터 유전체 막, 그리고 상기 커패시터 유전체 막을 덮는 커패시터 플레이트로 구성되는 것을 특징으로 하는 공정.
  5. 제4항에 있어서, 결정핵 형성 기체를 조사하는 때의 상기 제1온도가 상기 패턴화된 부정형 실리콘막을 어닐링할 때의 제2온도보다 낮은 것을 특징으로 하는 공정.
  6. 제5항에 있어서, 상기 제2온도는 600℃ 이하이고 상기 제1온도는 530℃ 이상이지만 상기 제2온도보다 적어도 5℃ 이상 낮은 것을 특징으로 하는 공정.
  7. 제4항에 있어서, 상기 부정형 실리콘막이 불순물이 도핑된 부정형 실리콘으로 형성된 것을 특징으로 하는 공정.
  8. 제4항에 있어서, 상기 부정형 실리콘막이 인(phosphorus), 비소(arsenic), 및 붕소(boron)를 포함하는 그룹에서 선택된 불순물로 도핑된 부정형 실리콘으로 형성된 것을 특징으로 하는 공정.
  9. 제4항에 있어서, 상기 결정핵 형성 기체가 SiH4, Si2H6, 및 Si3H|8을 포함하는 그룹에서 선택되는 것을 특징으로 하는 공정.
  10. 제4항에 있어서, 상기 결정핵 형성 기체가 상기 제1온도에서 상기 부정형 실리콘막에 조사되기 전에 상기 부정형 실리콘막이 상기 제1온도보다 낮은 제3온도로 미리 가열 및 유지되고, 그 후 상기 부정형 실리콘막이 상기 제1온도로 가열 및 유지되며 상기 제1온도에서 상기 결정핵 형성 기체가 상기 부정형 실리콘막에 조사되는 것을 특징으로 하는 공정.
  11. 제10항에 있어서, 상기 제3온도가 상기 제1온도보다 5℃ 이상, 10℃ 이하로 더 낮은 것을 특징으로 하는 공정.
  12. 제4항에 있어서, 상기 어닐링이 수행될 때 어닐링의 초기 단계(initial stage)의 온도가 어닐링의 최종 단계(final stage)의 온도보다 낮은 것을 특징으로 하는 공정.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970020680A 1996-05-21 1997-05-21 반도체 소자에 일체화된 커패시터를 형성하기 위한 공정 KR100246278B1 (ko)

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