KR970072108A - 고 전압 정전 방전 보호 회로 - Google Patents

고 전압 정전 방전 보호 회로 Download PDF

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KR970072108A
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로스 이. 테가쯔
조지프 에이. 데보어
조나단 알. 나이트
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

고 전압 단자 및 기준 전압 단자; 이 단자들 사이에 결합되는 SCR 회로; 및 소정의 전압에서 양단을 가로질러 전기적으로 도통하기 시작하며 상기 단자들 사이에 결합되어 SCR 회로의 도통을 트리거하는 항복 디바이스(Z2)를 포함하는 ESD 보호 회로를 제공한다. 이 보호 회로는 상기 단자들 사이에 결합되는 보호하고자 하는 디바이스를 보호하며, 상기 소정의 전압은 보호하고자 하는 디바이스를 손상시킬 특정 전압 아래의 전압이다. SCR 회로는, 고 전압 단자에 결합되는 에미터, 베이스 및 콜렉터를 구비하는 PNP 트랜지스터(Q1), 기준 전압 단자에 결합되는 에미터, PNP 트랜지스터(Q1)의 콜렉터에 결합되는 베이스 및 PNP 트랜지스터(Q1)의 베이스에 결합되는 콜렉터를 구비하는 NPN 트랜지스터(Q2), 고 전압 단자와 PNP 트랜지스터(Q1)의 베이스 사이의 저항(R1), 및 기준 전압 단자와 NPN 트랜지스터(Q2)의 베이스 사이의 저항(R2)을 포함한다. 항복 디바이스(Z2)는 제너 다이오드이다. 제너 다이오드는 PNP 트랜지스터(Q1)의 베이스와 기준 전압 단자 사이에 결합된다.

Description

고 전압 정전 방전 보호 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 고 전압 ESD 보호 회로의 회로도.

Claims (24)

  1. ESD(electrostatioc discharge) 보호 회로에 있어서, (a) 고 전압 단자 및 기준 전압 단자; (b) 상기 단자들 사이에 결합되는 SCR 회로; 및 (c) 소정의 전압에서 양단을 가로질러 전기적으로 도통하기 시작하며 상기 단자들 사이에 결합되어 상기 SCR 회로의 도통을 트리거하는 항복 디바이스를 포함하는 것을 특징으로 하는 ESD 보호 회로.
  2. 제1항에 있어서, 상기 단자들 사이에 결합되어 보호되는 디바이스를 더 포함하며, 상기 소정의 전압은 상기 보호되는 디바이스를 손상시킬 특정 전압 아래의 전압인 것을 특징으로 하는 ESD 보호 회로.
  3. 제1항에 있어서, 상기 항복 디바이스는 제너 다이오드인 것을 특징으로 하는 ESD 보호 회로.
  4. 제2항에 있어서, 상기 항복 디바이스는 제너 다이오드인 것을 특징으로 하는 ESD 보호 회로.
  5. 제2항에 있어서, 상기 항복 디바이스는 MOS 디바이스인 것을 특징으로 하는 ESD 보호 회로.
  6. 제2항에 있어서, 상기 항복 디바이스는 NPN 트랜지스터인 것을 특징으로 하는 ESD 보호 회로.
  7. 제1항에 있어서, 상기 SCR 회로는, 상기 고 전압 단자에 결합되는 에미터, 베이스 및 콜렉터를 구비하는 PNP 트랜지스터, 상기 기준 전압 단자에 결합되는 에미터, 상기 PNP 트랜지스터의 콜렉터에 결합되는베이스 및 상기 PNP 트랜지스터의 베이스에 결합되는 콜렉터를 구비하는 NPN 트랜지스터, 상기 고 전압 단자와 상기 PNP 트랜지스터의 상기 베이스 사이의 저항, 및 상기 기준 전압 단자와 상기 NPN 트랜지스터의 상기 베이스 사이의 저항을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  8. 제2항에 있어서, 상기 SCR 회로는, 상기 고 전압 단자에 결합되는 에미터, 베이스 및 콜렉터를 구비하는 PNP 트랜지스터, 상기 기준 전압 단자에 결합되는 에미터, 상기 PNP 트랜지스터의 콜렉터에 결합되는베이스 및 상기 PNP 트랜지스터의 베이스에 결합되는 콜렉터를 구비하는 NPN 트랜지스터, 상기 고 전압 단자와 상기 PNP 트랜지스터의 상기 베이스 사이의 저항, 및 상기 기준 전압 단자와 상기 NPN 트랜지스터의 상기 베이스 사이의 저항을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  9. 제3항에 있어서, 상기 SCR 회로는, 상기 고 전압 단자에 결합되는 에미터, 베이스 및 콜렉터를 구비하는 PNP 트랜지스터, 상기 기준 전압 단자에 결합되는 에미터, 상기 PNP 트랜지스터의 콜렉터에 결합되는베이스 및 상기 PNP 트랜지스터의 베이스에 결합되는 콜렉터를 구비하는 NPN 트랜지스터, 상기 고 전압 단자와 상기 PNP 트랜지스터의 상기 베이스 사이의 저항, 및 상기 기준 전압 단자와 상기 NPN 트랜지스터의 상기 베이스 사이의 저항을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  10. 제4항에 있어서, 상기 SCR 회로는, 상기 고 전압 단자에 결합되는 에미터, 베이스 및 콜렉터를 구비하는 PNP 트랜지스터, 상기 기준 전압 단자에 결합되는 에미터, 상기 PNP 트랜지스터의 콜렉터에 결합되는 베이스 및 상기 PNP 트랜지스터의 베이스에 결합되는 콜렉터를 구비하는 NPN 트랜지스터, 상기 고 전압 단자와 상기 PNP 트랜지스터의 상기 베이스 사이의 저항, 및 상기 기준 전압 단자와 상기 NPN 트랜지스터의 상기 베이스 사이의 저항을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  11. 제3항에 있어서, 상기 제너 다이오드는 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 것을 특징으로 하는 ESD 보호 회로.
  12. 제4항에 있어서, 상기 제너 다이오드는 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 것을 특징으로 하는 ESD 보호 회로.
  13. 제9항에 있어서, 상기 제너 다이오드는 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 것을 특징으로 하는 ESD 보호 회로.
  14. 제10항에 있어서, 상기 제너 다이오드는 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 것을 특징으로 하는 ESD 보호 회로.
  15. 제2항에 있어서, 상기 항복 디바이스는, 상기 기준 전압 단자에 결합되는 게이트와 소스를 구비하며 상기 PNP 트랜지스터의 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로를 갖는 NMOS 디바이스인 것을 특징으로 하는 ESD 보호 회로.
  16. 제6항에 있어서, 상기 항복 디바이스는, 상기 기준 전압 단자에 결합되는 게이트와 소스를 구비하며 상기 PNP 트랜지스터의 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로를 갖는 NMOS 디바이스인 것을 특징으로 하는 ESD 보호 회로.
  17. 제2항에 있어서, 상기 항복 디바이스는, 상기 PNP 트랜지스터의 상기 게이트에 결합되는 게이트와 소스를 구비하며 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로를 갖는 PMOS 디바이스인 것을 특징으로 하는 ESD 보호 회로.
  18. 제6항에 있어서, 상기 항복 디바이스는, 상기 PNP 트랜지스터의 상기 게이트에 결합되는 게이트와 소스를 구비하며 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로를 갖는 PMOS 디바이스인 것을 특징으로 하는 ESD 보호 회로.
  19. 제2항에 있어서, 상기 항복 디바이스는, 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로 및 상기 고 전압 단자와 상기 기준 전압 단자의 사이에 결합되는 직렬 접속된 다이오드와 트랜지스터를 구비하는 NMOS 디바이스이며, 상기 NMOS 디바이스의 게이트는 상기 다이오드와 저항의 접합에 결합되는 것을 특징으로 하는 ESD 보호 회로.
  20. 제6항에 있어서, 상기 항복 디바이스는, 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로 및 상기 고 전압 단자와 상기 기준 전압 단자의 사이에 결합되는 직렬 접속된 다이오드와 트랜지스터를 구비하는 NMOS 디바이스이며, 상기 NMOS 디바이스의 게이트는 상기 다이오드와 저항의 접합에 결합되는 것을 특징으로 하는 ESD 보호 회로.
  21. 제2항에 있어서, 상기 항복 디바이스는 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로를 갖는 NPN 트랜지스터인 것을 특징으로 하는 ESD 보호 회로.
  22. 제6항에 있어서, 상기 항복 디바이스는 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로를 갖는 NPN 트랜지스터인 것을 특징으로 하는 ESD 보호 회로.
  23. 제2항에 있어서, 상기 항복 디바이스는 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로 및 상기 기준 전압 단자에 결합되는 게이트를 갖는 NPN 트랜지스터인 것을 특징으로 하는 ESD 보호 회로.
  24. 제6항에 있어서, 상기 항복 디바이스는 상기 PNP 트랜지스터의 상기 베이스와 상기 기준 전압 단자의 사이에 결합되는 전류 경로 및 상기 기준 전압 단자에 결합되는 게이트를 갖는 NPN 트랜지스터인 것을 특징으로 하는 ESD 보호 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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