KR970067383A - 생산량 증가를 위한 메모리 칩 구조 및 패키지 방법 - Google Patents

생산량 증가를 위한 메모리 칩 구조 및 패키지 방법 Download PDF

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Abstract

대규모 디지탈 메모리칩의 생산량을 증가시키는 메모리 소자 및 패키지 방법에 제공된다. 본 발명의 구조는 다수의 부분적으로 결함있는 메모리칩을 단일 케이스에 수용하여 동일 메모리칩을 비결함칩으로 제공함으로써 작은 결함을 갖는 칩을 패기시킬 필요성을 제거하는 능력을 제공한다. 칩은 개별적으로 테스트되고 기능억제될 수 있는 데이터 블록으로 분할되므로 칩 전체가 아닌 결합있는 블록만이 폐기되고, 따라서, 생산량을 증가시킬 수 있다.

Description

생산량 증가를 위한 메모리 칩 구조 및 패키지 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 ROM 칩구조의 한 실시예의 블록도.

Claims (25)

  1. 판독 전용 메모리 소자에 있어서, 소정수의 데이타 블록으로 분할되는 소정수의 데이터 저장셀을 갖는 적어도 하나의 ROM 칩으로서, 상기 소자의 각 ROM 칩의 상기 데이터 블록이 각 ROM 칩내의 동일 위치에 위치하는 ROM 칩과; 상기 데이터 블록의 상기 저장셀로부터 데이터를 검색하는 어드레스 회로와; 상기 어드레스 회로에 대한 상기 각 ROM 칩의 상기 동일 블록의 병렬 전기 접속을 용이하게 하는, 상기 ROM 칩용 하우징 및; 소정 ROM 칩의 소정 데이터 블록으로부터의 데이타 검색을 선택적으로 기능억제하는 회로를 포함하는 것을 특징으로 하는 판독 전용 메모리 소자.
  2. 제1항에 있어서, 상기 어드레스 수단은 상기 각 데이터 블록의 상기 각 저장셀을 순차적으로 어드레싱하는 것을 특징으로 하는 판독 전용 메모리 소자.
  3. 제1항에 있어서, 상기 어드레스 수단은 별개의 데이터 블록의 저장셀로부터 데이터를 동기 검색하기 위한 병렬 어드레서인 것을 특징으로 하는 판독 전용 메모리 소자.
  4. 제1항에 있어서, 상기 어드레스 수단은 21 비트 어드레스 버스를 사용하는 것을 특징으로 하는 판독 전용 메모리 소자.
  5. 제1항에 있어서, 상기 어드레스 수단은 ROM 칩의 상기 저장셀을 테스트하는 수단을 제공하는 것을 특징으로 하는 판독 전용 메모리 소자.
  6. 제5항에 있어서, 상기 테스트 수단은 순환 여유 카운터(CRC) 검사를 사용하는 내장된 자체 테스트 회로를 포함하는 것을 특징으로 하는 판독 전용 메모리 소자.
  7. 제6항에 있어서, 상기 CRC 검사는 상기 ROM 칩 각각의 상기 테이터 블록 각각에 대해 소정 순서로 수행되는 것을 특징으로 하는 판독 전용 메모리 소자.
  8. 제6항에 있어서, 상기 CRC 검사는 소정 ROM 칩의 상기 데이터 블록에서 병렬로 수행되는 것을 특징으로 하는 판독 전용 메모리 소자.
  9. 제1항에 있어서, 상기 ROM 칩의 상기 데이터 블록에 대해 고속 테스트를 제공하는 재장된 자체 테스트 회로를 더 포함하는 것을 특징으로 하는 판독 전용 메모리 소자.
  10. 제9항에 있어서, 상기 내장된 자체 테스트 회로는 상기 내장된 테스트 회로를 기능억제하는 회로 차단기군(bank)을 구비하는 것을 특징으로 하는 판독 전용 메모리 소자.
  11. 제1항에 있어서, 상기 소정 ROM 칩의 소정 데이터 블록을 선택적으로 기능 억제하는 수단은 상기 어드레스 수단을 상기 소정 데이타 블록으로부터 차단시키는 회로 차단기를 사용하는 것을 특징으로 하는 판독 전용 메모리 소자.
  12. 제9항에 있어서, 상기 테스트 회로는 디지탈 회로인 것을 특징으로 하는 판독 전용 메모리 소자.
  13. 제9항에 있어서, 상기 테스트 회로는 아나로그 회로인 것을 특징으로 하는 판독 전용 메모리 소자.
  14. 제1항에 있어서, 상기 ROM은 64 Mbit인 것을 특징으로 하는 판독 전용 메모리 소자.
  15. 제14항에 있어서, 상기 64 Mbit ROM은, 2 Mbyte의 데이터를 각각 포함하는 4데이터 블록으로 분할되는 것을 특징으로 하는 판독 전용 메모리 소자.
  16. 제14항에 있어서, 상기 64 Mbit ROM은 2백만의 4비트 니블의 8블록으로 분할되는 것을 특징으로 하는 판독 전용 메모리 소자.
  17. 제14항에 있어서, 상기 64 Mbit ROM은, 4 Mbit의 데이터를 각각 포함하는 16 데이터 블록으로 분할되는 것을 특징으로 하는 판독 전용 메모리 소자.
  18. 제17항에 있어서, 상기 16 데이터 블록은 또한 소정수의 데이터 서브블록으로 한번 더 분할되는 것을 특징으로 하는 판독 전용 메모리 소자.
  19. 대규모 메모리 소자에 있어서, 소정수의 데이터 블록으로 분할되는 소정수의 데이터 저장셀을 갖는 적어도 하나의 ROM 칩으로써, 상기 각 데이터 블록이 상기 대규모 메모리 소자의 상기 각 ROM 칩에서 동일 데이터 블록을 갖는 ROM 칩과; 상기 데이터 블록의 상기 저장셀로부터 데이터를 검색하는 어드레스 회로와; 상기 ROM 칩 각각의 상기 데이터 블록 각각에 결함이 있는지를 테스트하는 내장된 자체 테스트 회로와; 상기 어드레스 회로 및 상기 내장된 자체 테스트 회로에 대한 각 ROM 칩의 상기 동일 데이터 블록의 병렬 전기 접속을 용이하게 하는, 상기 ROM을 수용하는 멀티칩 하우징 및; 상기 칩 각각의 상기 데이터 블록 각각으로부터의 데이터 검색을 선택적으로 기능억제하는 회로를 포함하는 것을 특징으로 하는 대규모 메모리 소자.
  20. 소정 메모리 용량을 갖는 ROM 칩을 패키지하는 방법에 있어서, a. 별도의 출력 구동기와 별도의 어드레스 구동기를 갖는 상기 ROM 칩 각각의 상기 데이터 블록이 상기 ROM 칩 각각의 동일 위치에 위치하도록 각 ROM 칩을 소정수의 데이터 블록으로 분할하는 단계와; b. 결함이 존재하는지를 결정하도록 각 칩의 상기 각 데이터 블록을 테스트하는 단계와; c. 단계 b에서 발견된 결함있는 데이터 블록 각각의 어드레스 구동기를 기능 억제하여 저장된 데이터를 한 번 더 억세스하는 것을 방지하는 단계와; d. 상기 어드레싱 회로에 대한 소정수의 칩의 병렬 전기 접속을 용이하게 하는 하우징내에 소정수의 칩을 배치하여 소정 메모리 용량을 제공하는 단계 및; e. 단계 a에서 규정된 상기 각 블록이 상기 하우징내에서 한 칩에만 어드레스 되도록 또다른 칩에서 동일 데이터 블록을 갖는 상기 소정칩 각각의 데이터 블록을 기능억제하는 단계를 포함하는 것을 특징으로 하는 ROM 칩 패키지 방법.
  21. 제20항에 있어서, 상기 테스트 단계 b는 디지탈 회로를 통해 수행되는 것을 특징으로 하는 ROM 칩 패키지 방법.
  22. 제20항에 있어서, 상기 테스트 단계 b는 아나로그 회로를 통해 수행되는 것을 특징으로 하는 ROM 칩 패키지 방법.
  23. 제20항에 있어서, 상기 하우징에 칩을 배치하는 것은, 칩의 패키지가 단계 d에서 형성된 단위 하우징당 칩수를 최소화하도록 선택적으로 수행되는 것을 특징으로 하는 ROM 칩 패키지 방법.
  24. 소정수의 저장셀을 각각 갖는 다수의 데이타 블록과; 상기 데이터 블록으로부터 데이터를 검색하는 어드레스 수단 및; 상기 어드레스 수단을 기능억제하는 기능억제 수단을 포함하는 것을 특징으로 하는 판독 전용 메모리 칩.
  25. 소정수의 저장셀을 각각 갖는 다수의 데이타 블록과; 상기 데이터 블록에 전기적으로 접속되어 상기 저장셀로부터 데이터를 검색하는 수단을 제공하는 어드레스 회로 및; 상기 어드레스 회로에 전기적으로 접속되어 상기 어드레스 회로를 선택적으로 기능억제하는 수단을 제공하는 기능억제 회로를 포함하는 것을 특징으로 하는 판독 전용 메모리 칩.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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