KR970025191A - 디지탈 심볼타이밍 복구장치 - Google Patents
디지탈 심볼타이밍 복구장치 Download PDFInfo
- Publication number
- KR970025191A KR970025191A KR1019950036542A KR19950036542A KR970025191A KR 970025191 A KR970025191 A KR 970025191A KR 1019950036542 A KR1019950036542 A KR 1019950036542A KR 19950036542 A KR19950036542 A KR 19950036542A KR 970025191 A KR970025191 A KR 970025191A
- Authority
- KR
- South Korea
- Prior art keywords
- timing information
- sampling position
- timing
- cur
- sample
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
- H04L27/06—Demodulator circuits; Receiver circuits
- H04L27/066—Carrier recovery circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H2017/0072—Theoretical filter design
- H03H2017/0081—Theoretical filter design of FIR filters
Abstract
본 발명은 최적의 샘플링위치를 검출하여 보다 정확한 심볼타이밍복구가 가능하도록 한 디지털심볼타이밍복구장치에 관한 것이다. 본 발명은 샘플링된 데이터로부터 현재 샘플링위치보다 1심볼 뒤진 샘플링위치의 타이밍정보를 생성하는 제1 타이밍정보생성부와, 샘플링된 데이터를 심볼단위로 지연하여 출력하는 2개의 지연소자와, 2 심볼단위만큼 지연된 데이터로부터 현재 샘플링위치보다 1심볼 앞선 샘플링위치의 타이밍정보를 생성하는 제2 타이밍정보생성부와, 1심볼단위만큼 지연된 데이터로부터 현재 샘플링위치의 타이밍정보를 생성하는 제3 타이밍정보생성부와, 제1타이밍정보와 제2타이밍정보가 가지는 패턴을 통해 현재의 샘플링위치를 최적의 샘플링위치인지를 판단하고, 그 판단에 근거하여 현재 샘플링위치가 최적의 샘플링위치가 되도록 제어하는 제어부, 및 제어부의 제어에 따라 현재 샘플링위치를 시프트시켜 최적의 위치에서 클럭이 유지되도록 하는 클럭시프터로 구성된다. 따라서, 본 발명은 최적의 샘플링위치의 타이밍정보와 유사한 패턴을 갖는 샘플링위치에 대해서 최적의 샘플링위치로 잘못 판단하는 오류를 방지하여 보다 정확한 최적의 샘플링위치를 찾을 수 있는 효과를 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 바람직한 실시예에 따른 디지탈심볼타이밍복구장치를 나타내는 구성도,
제5도는 제4도의 제어부에 대한 동작을 설명하기 위한 흐름도.
Claims (5)
- 수신신호로부터 타이밍정보를 생성하고, 이 정보를 이용해 클럭신호를 발생시켜 심볼송신시와 동일하게 수신신호를 샘플타이밍복구장치에 있어서, 수신되어 입력된 신호의 기준샘플에 대한 타이밍정보를 생성하는 타이밍정보생성부; 상기 기준샘플의 일정시간만큼 앞선 위치와 뒤진 위치의 샘플에 대한 타이밍정보를 생성하고, 생성된 두 타이밍정보의 패턴으로부터 상기 타이밍정보생성부에서 생성된 타이밍정보의 상태를 판단하여, 샘플링위치가 최적이 되도록 클럭시프터를 제어하는 록검출수단; 및 상기 타이밍정보생성부에서 생성된 타이밍정보에 의해 발생되는 클럭을 상기 록검출수단의 제어에 따라 시프트시켜 최적의 샘플링위치로 고정시키는 클럭시프터를 포함하는 디지털심볼타이밍복구장치.
- 제1항에 있어서, 상기 록검출수단은 입력신호의 샘플에 대한 타이밍정보를 생성하여, 상기 기준 샘플보다 시간적으로 뒤진 샘플에 대한 타이밍정보(Pn-cur)로 출력하는 제1타이밍정보생성부; 입력신호의 샘플을 1개의 심볼단위씩 순차지연하여 출력하는 2개의 지연소자; 상기 2개의 지연소자를 통해 2개의 심볼단위만큼 지연된 신호의 샘플에 대한 타이밍정보를 생성하여, 상기 기준샘플보다 시간적으로 앞선 샘플에 대한 타이밍정보(Pn-pre)로 출력하는 제2 타이밍정보생성부; 및 일정샘플구간동안 상기 제1 타이밍정보생성부와 제2 타이밍정보생성부에서 생성된 두 타이밍정보(Pn-cur,Pn-pre) 들의 평균값을 구하고, 그 평균값과 임계치를 비교하여 현재 샘플링위치가 최적의 샘플링위치가 되도록 상기 클럭시프터를 구동시키는 제어부로 이루어진 것을 특징으로 하는 디지탈심볼타이밍복구장치.
- 제2항에 있어서, 상기 타이밍정보생성부는 상기 록검출수단의 지연소자를 통해 1개의 심볼단위만큼 지연된 신호의 샘플에 대한 타이밍정보를 생성하여 타이밍복구에 사용되는 기준샘플에 대한 타이밍정보(Pn-mid)로 출력하는 것을 특징으로 하는 디지탈심볼타이밍복구장치.
- 제2항에 있어서, 상기 제어부는 입력샘플수를 나타내는 계수값(count)과, 제1타이밍정보(Pn-cur) 및 제2타이밍정보(Pn-pre)들의 누적값(Psum-cur, Psum-pre)을 “O”으로 초기설정하는 제1단계; 상기 제1타이밍정보(Pn-cur)와 제2타이밍정보(Pn-pre)가 입력될 때마다 계수값(count)을 “1”씩 증가시키고, 제1타이밍정보(Pn-cur)및 제2타이밍정보(Pn-pre)를 누적시키는 제2단계; 상기 계수값(count)과 일정샘플구간의 샘플수와 비교하여, 계수값이 일정샘플구간의 샘플수에 도달할 때까지 상기 제2단계를 수행하는 제3단계; 상기 제3단계에서 계수값이 일정샘플구간의 샘플수에 도달하면 상기 제2단계에 의한 제1타이밍정보(Pn-cur) 및 제2 타이밍정보(Pn-pre)의 누적값을 일정샘플구간의 샘플수로 나누어, 평균값을 구하는 제4단계; 상기 제4단계에서 구한 제1타이밍정보(Pn-cur) 및 제2타이밍정보(Pn-pre)들에 대한 평균값과 임계치를 비교하는 제5단계; 및 상기 제5단계에서 제1타이밍정보(Pn-cur)들에 대한 평균값이 양(+)의 임계치보다 크고, 제2 타이밍정보(Pn-pre)들에 대한평균값이 음(-)의 임계치보다 작으면 현재의 샘플링위치가 최적의 샘플링위치의 타이밍정보의 패턴과 유사한 패턴을 갖는 경우로 판단하여 일정시간만큼 샘플링 위치를 이동하도록 상기 클럭시프터를 구동하는 제6단계로 이루어진 것을 특징으로 하는 디지탈심볼타이밍복구장치.
- 제4항에 있어서, 상기 제어부는 현재 샘플링위치가 최적의 샘플링 위치이면 제1타이밍정보(Pn-cur)들에 대한 평균이 음(-)의 값이고, 제2타이밍정보(Pn-pre)들에 대한 평균이 양(+)의 값인데 반하여, 최적의 샘플링위치와 유사한 패턴의 타이밍정보를 발생하는 샘플링위치에서 제1타이밍정보(Pn-cur)들에 대한 평균이 양(+)의 값이고, 제2타이밍정보(Rn-pre)들에 대한 평균이 음(-)의 값임을 이용하여 현재 샘플링위치가 최적의 샘플링위치인지를 판단하는 것을 특징으로 하는 디지탈심볼타이밍복구장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950036542A KR100191307B1 (ko) | 1995-10-21 | 1995-10-21 | 디지털심볼타이밍복구장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950036542A KR100191307B1 (ko) | 1995-10-21 | 1995-10-21 | 디지털심볼타이밍복구장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970025191A true KR970025191A (ko) | 1997-05-30 |
KR100191307B1 KR100191307B1 (ko) | 1999-06-15 |
Family
ID=19430908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950036542A KR100191307B1 (ko) | 1995-10-21 | 1995-10-21 | 디지털심볼타이밍복구장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100191307B1 (ko) |
-
1995
- 1995-10-21 KR KR1019950036542A patent/KR100191307B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100191307B1 (ko) | 1999-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0877505B1 (en) | Synchronous circuit controller for controlling data transmission between asynchronous circuits | |
KR960005555A (ko) | 위상비교회로 및 피엘엘(pll)회로 | |
EP0205552A1 (en) | Clock recovery circuit | |
US6636080B2 (en) | Apparatus for detecting edges of input signal to execute signal processing on the basis of edge timings | |
KR970025191A (ko) | 디지탈 심볼타이밍 복구장치 | |
US5138632A (en) | Correlation pulse generating circuit | |
JPH06326698A (ja) | ディジタル信号を同期化する方法及び装置 | |
KR870009556A (ko) | 비트 동기회로 및 방법 | |
JP4320414B2 (ja) | 符号判定装置及びその方法並びにプログラム | |
US8605825B2 (en) | Receiving apparatus, test apparatus, receiving method and test method | |
RU98110812A (ru) | Устройство обнаружения данных (варианты) и способ обнаружения данных | |
JP3274576B2 (ja) | タイミング抽出回路及びタイミング抽出方法 | |
JP3544596B2 (ja) | シンクロ/デジタル変換器におけるビット飛び検出方法 | |
JP2735032B2 (ja) | 位相検出回路 | |
JPH08195674A (ja) | クロック抽出回路 | |
JP3177394B2 (ja) | ディジタルpll回路 | |
JPH0311140B2 (ko) | ||
JPH04298116A (ja) | サンプリング信号発生回路 | |
JPH09238129A (ja) | データ処理システム | |
KR970019576A (ko) | Ga-vsb 시스템의 심볼타이밍 복구방법 및 그 장치 | |
JP2006129489A (ja) | ディジタル信号解析方法およびシステム | |
JPH03255743A (ja) | ビット同期回路 | |
JPH11196074A (ja) | クロック決定回路 | |
JPH0918741A (ja) | 表示制御方法及び表示制御回路 | |
JPH1041794A (ja) | クロック位相調整回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20071221 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |