KR970014566A - 펄스 발생 회로 - Google Patents

Abstract

이 발명은 펄스 발생 회로에 관한 것으로서, 더욱 상세하게 말하자면 0.5초와 1초를 발생시키는 펄스 발생 회로에 있어서, 0.5초에 대한 펄스나 1초에 대한 펄스만을 발생하게 하여 불필요한 로직 회로를 감소시켜 효율적인 회로를 구현한 펄스 발생 회로에 관한 것으로, 종래의 기술은 2㎐의 주파수 신호와 1㎐의 주파수 신호를 입력받아 0.5초 발생 회로와 1초 발생 회로가 동시에 동작하도록 되어 있어 1초 펄스만 필요로 할 경우에도 0.5초 펄스가 발생하여 필요치 않는 0.5초 펄스 발생 회로도 동작을 하는 단점이 있으나, 이 발명의 실시예에서, 1㎐의 주파수 신호만을 가지고도 1초 펄스와 0.5초 펄스를 발생하도록 하여 회로의 효율적인 구성으로 종래의 펄스 발생 회로에 비하여 회로를 간략화함으로써 개선된 효과를 가진 펄스 발생 회로를 제공할 수 있다.

Description

펄스 발생 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 종래의 펄스 발생 회로이고,

제2도는 제1도의 주요 부분에 대한 파형도이고,

제3도는 이 발명의 실시예에 따른 펄스 발생 회로의 상세 회로도이고,

제4도는 제3도의 주요 부분에 대한 출력 파형이다

Claims (2)

1. 일정 주파수 신호를 데이타 입력단에 입력받고, 클럭 신호를 클럭 입력단에 입력받고, 리셋 신호를 입력받아, 상기 주파수 신호를 일정 클럭 신호만큼 지연시켜 출력하는 데이타 플립플롭과, 상기 일정 주파수 신호를 제1입력단에 입력받고, 상기 데이타 플립플롭의 출력 신호를 제2입력단에 입력받고, 상기 리셋 신호를 입력받아 논리곱 작용하는 논리곱 수단과, 상기 리셋 신호를 입력받아 상기 리셋 신호를 반전하여 출력하는 반전수단과, 상기 일정 주파수 신호를 제1입력단에 입력받고, 상기 데이타 플립플롭의 출력 신호를 제2입력단에 입력받고, 상기 반전수단의 출력 신호를 입력받아 논리합 부정의 작용을 하는 논리합 부정 수단을 포함하여 이루어지는 것을 특징으로 하는 펄스 발생 회로.
2. 제1항에 있어서, 상기 펄스 발생 회로는, 1㎐의 주파수 신호가 D입력단에 전기적으로 연결되고, 클럭신호(CLK)가 클럭 입력단(C)에 전기적으로 연결되고, 30초 리셋 신호가 리셋 입력단에 전기적으로 연결되는 D플립플롭(DFF11)과, 1㎐의 주파수 신호가 제1입력단에 전기적으로 연결되고, D플립플롭(DFF11)의 출력 신호(/Q)가 제2입력단에 전기적으로 연결되고, 30초 리셋 신호가 제3입력단에 전기적으로 연결되는 앤드 게이트(AND13)와, 앤드 게이트(AND13)의 출력 신호가 입력단에 전기적으로 연결되는 버퍼 (BUF15)와, 2㎐의 주파수 신호가 D입력단에 전기적으로 연결되고, 클럭 신호(CLK)가 클럭 입력단(C)에 전기적으로 연결되고, 30초 리셋 신호가 리셋 입력단에 전기적으로 연결되는 D플립플롭(DFF12)과, 2㎐의 주파수 신호가 제1입력단에 전기적으로 연결고, D플립플롭(DFF12)의 출력 신호(/Q)가 제2입력단에 전기적으로 연결되고, 30초 리셋 신호가 제3입력단에 전기적으로 연결되는 앤드 게이트(AND14)와, 앤드 게이트(AND14)의 출력 신호가 입력단에 전기적으로 연결되는 버퍼 (BUF16)를 포함하여 이루어지는 것을 특징으로 하는 펄스 발생 회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.