KR970007832B1 - 반도체 소자의 콘택체인 패턴 형성방법 - Google Patents

반도체 소자의 콘택체인 패턴 형성방법 Download PDF

Info

Publication number
KR970007832B1
KR970007832B1 KR1019930029803A KR930029803A KR970007832B1 KR 970007832 B1 KR970007832 B1 KR 970007832B1 KR 1019930029803 A KR1019930029803 A KR 1019930029803A KR 930029803 A KR930029803 A KR 930029803A KR 970007832 B1 KR970007832 B1 KR 970007832B1
Authority
KR
South Korea
Prior art keywords
forming
diffusion layer
self
silicide
insulating film
Prior art date
Application number
KR1019930029803A
Other languages
English (en)
Other versions
KR950021095A (ko
Inventor
김상영
Original Assignee
현대전자산업 주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 김주용 filed Critical 현대전자산업 주식회사
Priority to KR1019930029803A priority Critical patent/KR970007832B1/ko
Publication of KR950021095A publication Critical patent/KR950021095A/ko
Application granted granted Critical
Publication of KR970007832B1 publication Critical patent/KR970007832B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

요약없음

Description

반도체 소자의 콘택체인 패턴 형성방법
제1도는 종래의 반도체 소자의 콘택체인 패턴 형성방법을 설명하기 위한 소자의 단면도.
제2도는 본 발명에 따른 반도체 소자의 콘택체인 패턴 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판2 : 필드 산화막
3 : N+또는 P+확산층4 : 자기정렬 실리사이드
5 : 층간 절연막6 : 금속배선
7 : 실리사이드 분리용 절연막
본 발명은 반도체 소자의 콘택체인 패턴(contact chain patten)형성방법에 관한 것으로, 특히 고집적 반도체 소자의 제조공정에서 자기정렬 실리사이드(self-aligned silicide), 확산층 및 금속배선간의 접촉저항을 측정하기 위한 콘택 체인 패턴 중의 하나인 확산층 상부에 자기정렬 실리사이드 분리용 절연막을 형성하여 정확한 접촉저항을 측정할 수 있는 반도체 소자의 콘택체인 패턴 형성방법에 관한 것이다.
일반적으로 자기정렬 실리사이드, 확산층 및 금속배선간의 접촉저항을 측정하기 위한 콘택체인 패턴에서 접촉저항을 측정할 경우 측정전류가 금속배선 및 실리콘 확산층을 경유하고 다시 금속배선을 통하여 측정기기로 유입된다. 그러면 종래의 콘택체인 패턴 형성방법을 제1도를 통해 설명하면 다음과 같다.
종래의 콘택체인 패턴 방법은 제1도에 도시된 바와같이 실리콘 기판(1)상에 소자분리를 위해 필드 산화막(2)을 형성하고, 상기 기판(1)상부의 필드 산화막(2)간에 접합(Junction)이 형성될 영역에 N+또는 P+이온을 주입하여 N+또는 P+확산층(3)을 형성한다. 상기 확산층(3)내의 상부에 자기정렬 실리사이드(4)를 형성한 후 상기 필드 산화막(2) 상부에 층간 절연막(5)을 형성한 다음 사진 식각 공정에 의해 접촉홈을 형성하고 금속배선(6)을 형성한다. 상기와 같이 형성된 소자에서 접촉저항을 측정하기 위하여 상기 기판(1)의 상부 좌측에 위치한 금속배선(6)에 전류를 인가하면 상기 전류는 상기 금속배선(6)및 자기정렬 실리사이드(4)를 경유하여 상기 기판(1) 상부에 우측에 위치한 금속배선(6)으로 흐르게 된다. 그런데 상기 자기정렬 실리사이드(4)의 저항이 상기 확산층(3)의 저항보다 매우 낮기때문에 측정전류를 상기 확산층(3)을 경유하지 않고 직접 자기정렬 실리사이드(4)를 통하여 금속배선(6)층으로 유입되므로 금속배선(6)과 확산층(3)간의 접촉저항을 정확하게 측정할 수가 없다.
따라서 본 발명은 콘택체인 패턴중의 하나인 확산층 상부에 자기정렬 실리사이드를 분리시키기 위한 자기정렬 실리사이드 분리용 절연막을 형성하여 상기한 단점을 해소할 수 있는 반도체 소자의 콘택체인 패턴 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판(1)상에 소자분리를 위해 필드 산화막(2)을 형성한 후 접합이 형성될 영역에 N+또는 P+이온을 주입하여 N+또는 P+확산층(3)을 형성하는 단계와, 상기 단계로부터 상기 확산층(3)내의 상부에 소정두께의 소정의 크기로 자기정렬 실리사이드 분리용 절연막(7)을 형성하는 단계와, 상기 단계로부터 상기 확산층(3)상부의 나머지 부분에 자기정렬 실리사이드(4)를 형성하고, 상기 자기정렬 실리사이드 분리용 절연막(7)상부에 층간 절연막(5)을 형성한 후 사진 식각공정에 의해 접촉홈을 형성하여 금속배선(6)을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2도는 실리콘 기판(1)상에 소자분리를 위해 필드 산화막(2)을 형성하고, 상기 기판(1)상부의 필드 산화막(2)간에 접합이 형성될 영역에 N+또는 P+이온을 주입하여 N+또는 P+확산층(3)을 형성한다. 상기 확산층(3)내의 상부에 소정두께의 산화막을 증착하고 사진 식각공정을 거쳐 상기 확산층(3)상부의 중앙부분에 소정의 크기로 자기정렬 실리사이드 분리용 절연막(7)을 형성한 다음 확산층(3)의 나머지 부분 상부에 자기정렬 실리사이드(4)를 형성한다. 상기의 자기정렬 실리사이드 분리용 절연막(7)상부에 층간 절연막(5)을 증착하고 사진식각 공정에 의해 접촉흠을 형성한 후 금속배선(6)을 형성한다. 이때 자기정렬 실리사이드(4)는 티타늄(Ti)또는 코발트(Co)등의 물질 이외에도 선택적 증착에 의해 확산층을 금속화하거나, 상기 자기정렬 실리사이드(4)를 사용하지 않은 선택적 증착방법을 이용하여 실리콘 확산층 상부에 금속층을 형성시키는 것도 가능하다. 상기와 같이 형성된 소자에서 접촉저항의 측정은 상기 자기정렬 실리사이드(4)가 상기 자기정렬 실리사이드 분리용 절연막(7)에 의해 서로 분리되므로 상기 금속배선(6)을 통해 인가된 전류는 상기 확산층(3)을 경유하게 되어 상기확산층(3), 자기정렬 실리사이드(4) 및 금속배선(6)간의 접촉저항을 정확히 측정할 수 있다.
상술한 바와같이 본 발명에 의하면 콘택체인 패턴중의 하나인 확산층 상부에 자기정렬 실리사이드를 분리하기위한 자기정렬 실리사이드 분리용 절연막을 형성하여 확산층, 자기정렬 실리사이드 및 금속배선간의 접촉저항을 정확히 측정하는데 탁월한 효과가 있다.

Claims (3)

  1. 반도체 소자의 콘택체인 패턴 형성방법에 있어서, 실리콘 기판(1)상에 소자분리를 위해 필드 산화막(2)을 형성한 후 접합이 형성될 영역에 N+또는 P+이온을 주입하여 N+또는 P+확산층(3)을 형성하는 단계와, 상기 단계로부터 상기 확산층(3)내의 상부에 소정두께의 산화막을 증착하고, 사진식각공정에 의해 상기 확산층(3)상부의 중앙에 소정의 크기로 자기정렬 실리사이드 분리용 절연막(7)을 형성하는 단계와, 상기 단계로부터 상기 확산층(3) 상부의 나머지 부분에 자기정렬 실리사이드(4)를 형성하고, 상기 자기정렬 실리사이드 분리용 절연막(7)상부에 층간 절연막(5)을 형성한 후 사진 식각공정에 의해 접촉홈을 형성하여 금속배선(6)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택체인 패턴 형성방법.
  2. 제1항에 있어서, 상기 자기정렬 실리사이드(4)를 형성하는 대신에 선택적 증착방법에 의해 상기 확산층(3)의 상부에 금속층이 상기 실리사이드 분리용 절연막(7)에 의해 분리되어 형성되는 것을 특징으로하는 반도체 소자의 콘택체인 패턴 형성 방법.
  3. 제1항에 있어서, 상기 자기정렬 실리사이드(4)를 형성하는 대신에 선택적 증착방법에 의해 상기 확산층(3)이 상기 실리사이드 분리용 절연막(7)에 의해 분리되어 금속화 되도록 하는 것을 특징으로 하는 반도체 소자의 콘택체인 패턴 형성방법.
KR1019930029803A 1993-12-27 1993-12-27 반도체 소자의 콘택체인 패턴 형성방법 KR970007832B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930029803A KR970007832B1 (ko) 1993-12-27 1993-12-27 반도체 소자의 콘택체인 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930029803A KR970007832B1 (ko) 1993-12-27 1993-12-27 반도체 소자의 콘택체인 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR950021095A KR950021095A (ko) 1995-07-26
KR970007832B1 true KR970007832B1 (ko) 1997-05-17

Family

ID=19372804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930029803A KR970007832B1 (ko) 1993-12-27 1993-12-27 반도체 소자의 콘택체인 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR970007832B1 (ko)

Also Published As

Publication number Publication date
KR950021095A (ko) 1995-07-26

Similar Documents

Publication Publication Date Title
KR900002455A (ko) 반도체 집적 소자 제조방법
US4948747A (en) Method of making an integrated circuit resistor
JPS6173370A (ja) 半導体装置及びその製造方法
US20080132056A1 (en) INTEGRATION OF THIN FILM RESISTORS HAVING DIFFERENT TCRs INTO SINGLE DIE
KR19990036191A (ko) 개선된 일렉트로마이그레이션 신뢰도를 갖춘 집적회로용 금속상호접속 구조체
JPH01321612A (ja) 重ね合わせたかカプセル化した金属導電路を提供する方法
US5185285A (en) Method of producing polycrystalline silicon resistor
US4975386A (en) Process enhancement using molybdenum plugs in fabricating integrated circuits
KR880014651A (ko) 반도체상의 게이트 산화물의 테스트방법
KR930009023A (ko) 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택매립방법
US6091080A (en) Evaluation method for wirings of semiconductor device
KR970007832B1 (ko) 반도체 소자의 콘택체인 패턴 형성방법
JPH0496336A (ja) Mos型半導体装置
KR960001595B1 (ko) 전도층 연결을 위한 단차 영역에서의 제조방법
US3442012A (en) Method of forming a flip-chip integrated circuit
KR930020561A (ko) 반도체 집적 회로 장치의 제조방법
JPH05175428A (ja) 集積回路装置
JPH0227711A (ja) 半導体装置の製造方法
KR970017961A (ko) 반도체 집적회로장치 및 그의 제조방법
JPH01268150A (ja) 半導体装置
KR20020002734A (ko) 콘택저항 측정용 테스트 패턴 및 그의 제조 방법
JPH03268441A (ja) 半導体集積回路基板
KR100192578B1 (ko) 비아 저항 체크 패턴 형성 방법
KR0178997B1 (ko) 반도체 장치의 배선간 연결방법
JPS63237458A (ja) 半導体抵抗素子

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee