KR970005678B1 - 유기 소스와 오존의 반응을 통한 반도체 장치 제조의 상압 cvd법에 있어서의 질소 함유 소스의 추가 - Google Patents

유기 소스와 오존의 반응을 통한 반도체 장치 제조의 상압 cvd법에 있어서의 질소 함유 소스의 추가 Download PDF

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Abstract

내용 없음.

Description

유기 소스와 오존의 반응을 통한 반도체 장치 제조의 상압 CVD법에 있어서의 질소 함유 소스의 추가
제1도는 본 발명의 방법의 한 실시예에서 실리콘 산화막의 성장에 적용되는 TEOS-O3계 상압 CVD 장치를 나타내는 블록도.
제2도는 각각의 질소 소스에 대하여 증기압과 온도와의 관계를 나타내는 그래프.
제3도는 본 발명의 방법의 한 실시예에서 적용되는 유기 소스-O3계 상압 CVD 장치를 나타내는 블록도.
제4도는 본 발명의 한실시예의 막 성장법에 따라 형성된 각각의 실리콘 산화막에 대한 성장 속도와 기판 온도와의 관계를 나타내는 그래프.
제5도는 상기 막 성장법에 따라 실리콘 산화막이 형성될 때 커버리지비와 패턴 스페이스와의 관계를 나타내는 그래프.
제6(a),6(b),6(c)도는 상기 막 성장방법을 적용함으로써 기판 표면을 평탄화하는 단계를 설명하는 도.
제7도는 헥사메틸 디실라진과 TEOS에 대한 등기 압력과 온도와의 관계를 나타내는 그래프.
제8도는 TEOS-O3계 상압 CVD 법에서의 실리콘 산화막의 기판 재료에 대한 의존성을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 히터
3 : 디스퍼션 해드 4 : 커버
6 : 소스 용기 11 : 매스 플로우 콘트롤러
21,22 : 개스계 31,32 : 슬릿트
본 발명은 반도체 장치의 제조방법. 더욱 상세하게는, 유기소스가 상압에서 오존과 반응하는 화학 기상 성장법(normal pressure CVD process)에 관한 것이다.
최근 반도체 장치는 일반적으로 고밀도화 고집적화되고 있고 따라서 다층 배선에 대한 필요성이 생겼다.
이러한 필요에 따라, 유망층간 절연막 형성법, 즉 TEOS(tetraethoxy-silan
e)-O3(ozone)계 상압CVD법이 저온(약 400℃정도)에서 막을 형성하고 고도로 평탄한 커버링을 제공하는 것으로 주목을 받아왔다.
TEOS-O3계 상압 CVD 법은 TEOS(예를 들면, N2가스와 버블되고)와 O3(O2를 캐리어 가스로 한다)가 소정 온도로 유지되는 기판에 전도되고 상압에서 서로 반응을 일으켜서 실리콘 산화막이 기판상에 도포되는 방법이다.
상기 설명된 종래의 TEOS-O3계의 상압 CVD법은, 도포된 막이 1 내지 3wt%의 수소(Si-OH의 상태로 존재한다)를 포함하고 있기 때문에, 막질이 저하되거나 혹은 다층배선간의 오믹접속이 방해될 수 있다.
이는 반도체 장치의 신뢰성에 영향을 미친다. 상기 언급한 수소 함량은 700℃이상의 온도에서 열처리함으로써 어느정도 감소될 수 있다.
그러나 금속 배선층간에 층간 절연막이 형성되는 경우, 그러한 온도에서의 열처리는 금속의 신뢰성을 유지시킨다는 관점에서 실시될 수 없는 것이다.
더구나, TEOS-O3계 상압 CVD법은 실리콘 산화막의 성장율이 기판의 재료에 의존하는 문제점을 포함한다.
더욱 상세하게는, 기판이 단일결정실리콘(single crystal Si) 폴리실리콘(poly Si), 혹은 금속으로 이루어져있을 경우, 성장율은 높게 되나, 기판이 플라즈마 실리카(plasma SiO2) 혹은 더말(thermally oxidized)실리카인 경우 성장율은 더 낮게 된다(그리고 메디언 성장율은 기판이 SiN인 경우 우수하다).
제8도는 폴리 실리콘과 더말 실리카가 각각 기판으로 사용된 경우(□은 폴리 실리콘 기판의 성장율을 표시하고 O는 더말 실리카 기판의 성장율을 표시한다)의 성장율의 차이를 나타낸다.
성장율이 이렇게 기판 재료의 종류에 따라 다양하기 때문에 도포가 절연막(즉, 금속층간공정)상의 소정의 피치에서 형성된 금속배선층상에 도포가 이루어지는 경우, 스텝 커버리지가 악화되어서 표면 평탄화가 이루어질 수 없다.
이러한 문제를 해결하기 위하여, 금속 층간 공정에서, 일단, 플라즈마 CVD법에 의하여 TEOS로부터 실리콘 산화막(플라즈마 TEOS막)을 형성하고 그 후, 실리콘 산화막을 TEOS-O3계 상압 CVD법에 의하여 형성하려는 시도가 있었다.
그러나 이러한 시도는 공정수가 증가하고, 또한 서브-하프미크론 존(sub-halfmicron zone)에서 프라즈마 TEOS막 자체의 스텝 커버리지가 악화되어서 표면 평탄화가 이루어질 수 없는 단점을 갖고 있다.
TEOS-O3계 상압 CVD법에서, 막 성장율의 의존성은 오존 농도를 0.5내지 1.5wt% 정도까지 감소시킬으로써 극복될 수 있다.
그러나 이것은 어닐링에 의한 막 수축율의 증가를 가져와 형성된 실리콘 산화막의 질에 영향을 미친다.
그러므로 본 발명의 목적은 저온에서 막의 형성이 가능하고 표면 평탄화가 양호하며, 충간 절연막이 양질이 반도체 장치의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 조성물내에 Si를 포함하는 유기 소스와 O3를 기판에 전도하여 이 유기 소스와 O3가 상온에서 서로 화학적으로 반응하여 기판상에 산화막을 성장하는 단계를 포함하는 반도체 장치 제조 방법에서 그 방법이, 유기 소스에 질소를 포함하는(이하 질소소스라고 칭함)소스를 첨가하여 실리콘 산화막의 성장을 실행하는 과정을 포함하는 반도체 장치 제조방법을 제공한다. 질소 소스는 헵타메틸 디실라진(heptamethyl disilazine, 화학식 : (CH3)3SiN(CH3)Si(CH3)3)인 것이 바람직하다.
또한, 질소 소스는 트리디메틸아미노 실란(tridimethylamino silane 화학식 : ((CH3)C(OSi(CH3)3)(NSi(CH3)3))인 것이 바람직하다.
또한, 질소 소스는 트리디메틸아미노실란(tridimethylamino siland 화학식 :((CH3)2N)3SiN)인 것이 좋다.
OH기는, 막에 사용될 때에는, 질소 소스에 포함된 질소 N에 의하여 대체된다.
즉, Si-N 이 Si-OH를 대신하여 형성되고, 수소는 H2의 형태로 분위기로 피한다.
따라서 막의 수분 함량이 감소하여 막질이 만족할만큼 향상된다.
본 발명의 반도체 제조방법은 유기 소스-O3계 상압 CVD법의 카테고리하에 있다.
그러므로 종래의 TEOS-O3계 상압 CVD법에서와 같은 방법으로 저온에서 막 도포가 달성되고 우수한 표면 평탄화가 이루어질 수 있다.
질소 소스가 헵타메틸 디실라진(heptamethyl disilazine), N, O-비스-트리메틸시릴 아세트아미드(O-bise-trimethylsilyl acetamide) 혹은 트리디메틸 아미노 실란(tridimethylamino silane)일 때, 증기압은 각각의 질소 소스에 대한 증기 압력과 온도와의 관계를 설명하는 제2도에서 나타나는 TEOS의 경우에서와 동일하게 된다.
따라서 TEOS 소스(유기소스)계에 질소 소스를 첨가하는 것은 버블링에 의하여 쉽게 실행될 수 있다.
더구나 이것은 탄소가 성장 단계의 실리콘 산화막으로부터 탄소를 배제하는 것을 가능하게 하는데 이에 대하여 이하 설명한다.
본 발명의 또 다른 목적을 기판 재료의 무관하게 균일한 속도로 막의 성장이 가능하고 표면 평탄도가 좋은, 즉 균일한 두께 커버링을 달성할 수 있으면서 양질의 실리콘 산화막의 도포가 가능한 반도체 제조 방법을 제공하는 것이다. 상기 목적을 달성하기 위하여, 본 발명은 유기소스와 O3를 기판에 전도하고 상압에서 이 유기소스와 O3를 서로 화학적으로 반응시켜 기판상에 실리콘 산화막을 성장시키는 공정의 반도체 장치 제조방법에 있어서, 유기 소스가 그 조성물로서 Si-N 본드를 포함하는 반도체 장치 제조방법을 제공한다. 유기소스는 헥사메틸 디실라진(hexamethyl disilazine)인 것이 바람직하다.
본 발명은 여러 종류의 유기 소스 물질에 대한 실험을 행하였으며 그 결과, 조성물내에 Si-N 본드를 가지는 물질이 유기소스로서 사용될 때, 형성된 산화막이 기판재료에의 의존성이 없고 좋은 표면 평탄도를 얻을 수 있음을 발견했다.
유기소스는, 예를 들면, 헥사메틸 디실라진이다.
막 성장 단계에서의 오존 농도는 종래의 5wt% 정도이면 된다.
유기소스의 사용은 양질의 실리콘 산화막의 성장을 가능하게 하다.
본 발명의 반도체 장치 제조방법을 더욱 상세히 설명하기 위하여 다음의 실시예을 설명한다.
제1실시예
제1도는 본 발명의 제조방법의 제1실시예에 따른 실리콘산화막 성장용 TEOS-O3계 상압 CVD 장치를 설명한다.
이 장치는 기판(1)을 소정 온도로 유지시키는 히터(2)와, 기판(1)과 면하고 커버(4)로 커버되어 있는 디스퍼션 해드(3)를 포함한다.
디스퍼션 해드(3)의 기판측(3a)에는 분츨 개스용 슬릿트(31,32)가 교대로 배열되어 있다.
해드(3)의 저부(3b)에서 개스계(21)는 유기소스 공급용슬릿트(31)에 접속되어 있고 개스계(22)는 O3,O2공급용 슬릿트(32)에 접속되어 있다.
캐리어 N2계(21a), TEOS소스계(21b), 그리고 질소소스계(21c)는 개스계(21)로 합류된다.
캐리어 N2계(21a), TEOS 소스계(21b), 그리고 질소소스계(21c)는 개스계(21)로 합류된다.
캐리어 N2계(21a), 매스 플로우 콘트롤러(9)를 포함하며 캐리어 N2개스를 디스퍼션 해드(3)소정의 유량 속도로 공급한다.
TEOS소스계(21b)는 매스 플로우 콘트롤러(10)와 TEOS소스(16)가 저장된 소스 용기(6)을 포함하며 디스퍼션 해드(3)에 N2개스의 소정 유량으로 버블된 TEOS소스(16)를 공급한다.
질소 소스계(21c)는 매스 플로우 콘트롤러(11)와 질소 소스(17)가 저장된 소스 용기(7)을 포함하여 디스퍼션 해드(3)에 N2개스의 소정 유량으로 버블된 질소 소스(17)을 공급한다. 질소 소스(17)로는 헵타메틸 디실라진(heptamethyl disilazine 화학식 : (CH3)3SiN(CH3)Si(CH3)3), N, O-비스-트리메틸시릴 아세트아미드(O-bis-trimethylsilyl acetamide 화학식 : (CH3)C(OSi(CH3)3)(NSi(CH3)3), 트리메틸아미노 실란(trimethylamino siland 화학식 : (CH3)2N)3SiN)등이 사용되며, 증기 압력은 TEOS에서의 경우에 가깝다.
개스계(22)는 매스 콘트롤러(8)와 오존 발생기(5)를 포함하며 디스퍼션 해드(3)에 소정 유량 속도와 소정 비율로 O3와 O2를 공급한다.
실제적인 막 성장에 있어서는, 기판(1)의 온도는 히터(2)에 의해서 400℃로 설정되고 TEOS 소스의 온도와 질소 소스(17)의 온도는 각각 65℃로 유지된다.
캐리어 N2개스의 유량 속도는 18liters/min.로 설정되고, TEOS 소스(16) 버블용 N2개스의 유량 속도는 1.8 내지 2.2liters/min.로, 질소 소스(17) 버블용 N2개스의 유량 속도는 0.1 내지 2.0liters/min.로 각각 매스 플로우 콘트롤러(9, 10, 11)에 의하여 설정된다.
O2개스의 유량 속도는 매스 플로우 콘트롤러(8)에 의하여 7.5litern/min.로 설정되고 O2개스중의 O3의 양은 오존발생기(5)에 의하여 5wt%로 설정된다.
이러한 성장 조건하에서, 기판(1)의 제1도의 좌우방향으로 이동하는 동안 다른 개스가 슬릿트(31, 32)를 통하여 기판(1)에 도입되어 실리콘 산화막이 성장된다.
반응후의 개스는 해드(3)과 커버(4)간의 클레어런스(33)을 통하여 배기된다.
좋은 표면 커버링 특성을 지니는 실리콘 산화막은 약 2000Å의 두께로 성장된다.
실제 성장막의 측정은 다음 표1에서 나타나듯이, 질소소스(17)가 첨가될 때 막의 수분 함량은 0.1wt% 이하이거나 혹은 종래 수준(1 내지 3wt%의 수분함량)보다 대폭 향상된 것임을 밝히고 있다.
헵타메틸 디실라진, N, O-비스-트리메틸시릴 아세트아미드 그리고 트리디메틸아미노실란이 각각 질소 소스(17)로 사용될 때, 막의 탄소 농도는 각각의 경우에 1018atrn/㎠ 이하이거나 혹은 질소 소스가 첨가되지 않은 경우와 비슷한 정도이다.
이것은 이 소스의 각각의 증기 압력이 TEOS의 그것에(제2도 참조)가까우며 반응성이 대단히 높기 때문이다. 반대로, 헥사메틸 디실라진(화학식 : (CH3)Si-(NH)-Si(CH3)3)이 사용된 경우, 막의 탄소농도는 기껏해야 1020atom/㎠ 정도이다.
상기로부터 명백하게 제1실시예에 따른 반도체 장치 제조 방법은 유기 소스-O계 상압 CVD법이며, 질소 소스 혹은 조성물내에 질소를 포함하는 소스가 유기 소스에 첨가되어 막을 성장한다.
그러므로 저온에서의 막 도포가 가능하게 되고 표면 평탄성이 좋고 수분량이 적은 양질의 층간 절연막의 형성이 가능하다.
질소 소스가 헵타메틸 디실라진, N, O-비스-트리메틸시릴 아세트 아키드, 혹은 트리디메틸아미노실란(화학식 : (CH)N)SiN)일 때, 그러한 질소 소스는 버블링에 의하여 유기 소스에 쉽게 첨가된다.
더구나 그러한 질소 소스는 반응성을 높여서 막 중의 탄소농도를 줄여 막질의 향상을 가져온다.
제2실시예
제3도는 본 발명의 방법에 따른 제2실시예의 실리콘산화막 성정용 유기 소스-O계 상압 CVD 장치를 나타낸다. 이 장치는 기판(1)을 소정 온도로 유지하는 히터(2)와, 기판(1)과 면하고 있고 커버(4)로 커버된 디스퍼션 해드(3)을 포함한다.
디스퍼션 해드(3)의 기판측(3a)에는 개스 분출용 슬릿트(31, 32)가 교대로 배열되어 있다.
디스퍼션 해드(3)의 저부(3b)에는 개스계(21)가 유기 소스의 공급용 슬릿트(31)에 접속되어 있고, 개스계(22)는 O와 O개스 공급용 슬릿트(32)에 접속되어 있다.
분위기 N계(51a)와 캐리어 N계(51b)는 개스계(21)에서 혼합된다.
분위기 N계(51a)는 매스 플로우 컨트롤러(9)를 포함하며 소정 유량 속도로 디스퍼션 해드(3)에 분위기 N개스를 공급한다.
캐리어 N계(51b)는 매스 플로우 컨트롤러(10)와 그 조성물로서 Si-N 본드를 가지는 유기 소스(56)가 저장된 소스용기(46)를 포함하며 디스퍼션 해드(3)에 N개스의 소정유량으로 버블된 헥사메틸 디실라진(56)을 공급한다.
본 실시예에서는 헥사메틸 디실라진((CH)Si-N(H)-Si(CH)이 조성물내에 Si-N 본드를 가지는 유기 소스로서 사용된다.
헥사메틸 디실라진(HMDS)는 TEOS보다 증기 압력이 높기 때문에, 캐리어 N개스의 유량 속도가 감소될 수 있다.
개스계(22)는 매스 플로우 콘트롤러(8), 오존 발생기(5)를 포함하며, 디스퍼션 해드(3)에 소정의 유량 속도와 소정의 비율로 O와 O개스를 공급한다.
실제 막 성장에 있어서는, 기판(1)의 온도는 히터(2)에 의하여 410℃으로 설정되고 핵사메틸 디실라진(16)의 온도는 65℃로 설정된다.
분위기 N개스의 유량 속도는 18SLM으로, 헥사메틸디실라신(16) 버블용 캐리어 N개스의 유량 속도는 매스플로우 콘트롤러(9, 10)에 의하여 0.4SLM으로 각각 설정된다.
O개스의 유량 속도는 매스 콘트롤러(8)에 의하여 7,5SLM으로 설정되고 O내의 O의 양은 오존 발생기(5)에 의하여 5wt%로 설정된다.
이러한 성장 조건하에서, 기판(1)이 제3도의 좌우방향으로 이동하는 동안 다른 개스가 슬릿트(31,32)를 통하여 기판(1)으로 이동하여 실리콘 산화막이 성장된다. 반응 후의 개스는 디스퍼션 해드(3)와 커버(4)사이의 클레어런스(33)를 통하여 배기된다.
다른 기판(1)상에 성장된 막의 평가는 기판 재료의 종류에 관계없이 실리콘 산화막이 균일한 성장율로 성장했음을 증명했다.
예를 들면, 제4도에서 나타나듯이 폴리 실리콘과 더말살리카 기판이 사용된 경우, 기판상의 성장 속도는 실질적으로 동일(□은 폴리 실리콘 기판상의 성장 속도를 나타낸다)하다.
또한 막이 라인앤드스페이서(L/S) 패턴(함몰부와 돌출부가 주기적으로 반복되어 있고 그들의 넓이거동일한)으로 성장될 때, 제5도에서 나타나듯이, 80%혹은 그 이상의 커버리지 비(함몰부의 막두께/돌출부의 막두께)가 0.5μm의 패턴 스페이스(함몰부와 돌출부위 넓이)에까지 나타나고, 따라서 막은 우수한 표면 커버링 특성을 보이게 된다.
또한 표2에서 나타나듯이 0.5%HF액의 에칭 속도가 225Å/min이며 800℃/30min의 어닐링에 의한 막 수축을 5.8%인데 이것은 TEOS-O반응이 실행되는 경우(즉, 에칭 비율 225Å/min, 막 수출률 : 6.0%)와 비교해 볼 때 양질의 것이다.
기판 표면의 평탄화는 막 성장용 상기 방법을 사용함으로써 다음의 방법으로 실행된다.
제6도에서와 같이, 소정 피치로 배열된 게이트 절연막(12), 게이트 전극(13) 그리고 층간 절연막(14)이 상부 전극(15)이 게이트 전극(13)상에 형성된 상태로 이미 형성되어 있다고 가정하여 본다.
그러면 제6(b)도에서 나타나는 것과 같이, 실리콘 산화막(16)이 층간 절연막과 같이 상기 성장법에 의하여 전체에 성장된다.
그후, 드라이 엣칭에 의하여 실리콘 산화막(16)을 전면 에칭한다.
이러한 방법으로 막의 두께를 조정하고 또한 기판 표면을 평탄화하는 것이 가능하다.
상기로부터 명백하게 알 수 있듯이 제2실시예에 따른 반도체 장치 제조방법은 기판에 조성물내에 Si-N 본드를 가지는 유기 소스와 O를 전도하고, 유기 소스와 O를 상압에서 서로 반응시킴으로써 기판상에 실리콘 산화막을 성장시키는 것을 포함한다.
그러므로 기판 재료에 관계없이 균일한 성장 속도를 실리콘산화막을 형성하고 그 막이 우수한 표면 평탄성과 양질의 특성을 가지도록 하는 것이 가능하다.
유기 소스가 헥사메틸 디실라진인 경우, 헥사메틸 디실라진과 O간에 반응은 기판 재료에 관계없이 균일한 성장 속도로 만족할 만한 질의 실리콘 산화막을 기판상에 형성시키고 그 실리콘 산화막이 만족할만한 표면 평탄성을 갖는 것을 가능하게 한다.
본 발명은 이상 설명되었지만, 많은 방법으로 똑같은 것이 달성될 수 있음은 자명하다.
그러한 변화가 본 발명의 정신과 영역으로부터 벗어나지 않고, 모든 수정이 다음의 청구항의 범위에 포함되는 것으로 본 분야의 전문가들에게 받아들여질 것이다.

Claims (6)

  1. 조성물내에 Si를 포함하는 유기 소스와 O3를 기판에 전도하는 단계와, 유기 소스와 O3가 상압에서 서로 화학적으로 반응하여 기판상에 실리콘 산화막을 성장하는 단계를 포함하는 반도체 장치 제조방법은, 유기 소스에 조성물내에 질소를 포함하는 소스를 첨가 함으로써 실리콘 산화막의 성장을 실현하는 단계를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 조성물내에 질소를 포함하는 소스가 헵타메틸 디실라진인 반도체 장치 제조방법.
  3. 제1항에 있어서, 조성물내에 질소를 포함하는 소스가 N, O-비스-트리메틸시릴아세트아미드인 반도체 장치 제조방법.
  4. 제1항에 있어서, 조성물내에 질소를 포함하는 소스가 트리디메틸아미노실란인 반도체 장치 제조방법.
  5. 유기 소스와 O2를 기판에 전도하고 유기 소스와 O3가 상압에서 서로 화학적으로 반응하여 기판상에 실리콘 산화막을 성장하는 단계를 포함하는 반도체 장치 제조방법에 있어서, 유기 소스가 조성물내에 Si-N 본드를 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서, 유기 소스가 헥사메틸 디실라진인 반도체 장치 제조방법.
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