KR970000468B1 - 반도체 장치 형성방법 및 그 장치 - Google Patents

Abstract

내용 없음.

Description

반도체 장치 형성방법 및 그 장치

제1도는 종래의 방법에 의한 게이트 구조.

제2도는 본 발명에 의한 게이트 구조.

제3도는 제2도에 대한 게이트 길이 테스트 결과 그래프.

제4도는 본 발명에 의한 게이트 구조.

제5도는 본 발명의 다른 실시예.

제6도는 본 발명의 NAND 게이트 구조의 레이아웃도이다.

본 발명은 게이트 전극 구조에 있어서 단일 게이트 구조에 따른 로딩효과를 개선하기 위해 게이트 주위에 보조 게이트를 설치하여 공정진해시 로딩효과(Loading Effect)에 의한 게이트 크기의 변화를 방지하여 일정한 길이의 게이트를 얻도록 한 반도체 장치 형성방법 및 그 장치에 관한 것이다.

종래의 게이트 구조는 제1도(a), (b)에서 보는 바와 같이 주게이트(1)하나가 있는 구조이다.

제1도(a)는 레이아웃도이며, 제1도(b)는 제1도(a)의 A-A'라인을 따라 취한 단면도이며, 2는 금속패턴을 나타낸다.

상기 실리콘 게이트(1)는 게이트 패턴 형식이 게이트의 길이나 폭이 일정치 않게 얻어지는 현상이 일어난다. 이러한 현상을 로딩효과라고 하는데 이는 반도체 기판위에 패턴이 일정한 밀도로 있지 않는 주변 회로 부위에서 매우 잘 나타나는 현상으로 돌출 부분을 하나만 남기고 나머지 부분을 모두 식각할 때 돌출되는 부위는 주변의 환경 때문에 그 크기가 원하는 패턴의 것보다 크거나 작을 수 있는 현상이 나타난다. 이러한 현상은 식각공정에서 가장 많이 나타나는 것으로 이것은 식각시 화학적 물리적 작용이 표면 상태의 영향을 받아서 일어나는 현상이며 주위의 패턴을 식각함에 있어서 주위의 패턴을 식각하는데 사용되는 반응 가스가 다량 소비되어 남아 있는 부위에 반응가스가 덜 반응하여 식각이 덜 되어 크기가 커지는 현상이 일어난다.

본 발명의 목적은 상기 지적한 문제를 해결하는 것으로 보조 패턴을 넣어서 패턴의 밀도를 일정하게 항 문제를 해결하는 반도체 장치 형성 방법 및 그 장치를 제공하는 것이다.

본 발명의 목적에 따른 장치는 반도체 기판상에 돌출패턴을 형성하는 구조에, 상기 반도체 기판상에 게이트 절연막과 상기 게이트 절연막위에 주게이트와, 상기 주게이트 좌우에 소정의 간격을 두고 보조게이트가 형성되어 있는 것임을 특징으로 한다.

본 발명의 또 다른 국면에서 장치 공정의 반도체 기판상에 돌출패턴을 형성하는 방법에 있어서, 넓은 공간에 돌출 주패턴이 홀로 있는 구조에 있어서 상기 주돌출패턴 좌우에 보조패턴을 형성하여 식각공정시 로딩효과를 줄일 수 있도록 함을 특징으로 한다.

본 발명이 보조패턴은 제2도와 같이 주게이트(G) 양옆에 일정거리(Gs)를 이격하여 보조게이트(G')를 설치하여 되는 것으로 이렇게 함에 대한 게이트 길이(GL)의 변화를 알기 위해서 게이트 길이를 전극간 거리(Gs)의 변화 별로 측정하여 제3도와 같이 얻는다. 게이트 길이 측정은 여러가지로 할 수 있겠으나 본 예에서는 쉬트 저항의 산출에 의해서 얻었다. 쉬트 저항치가 패턴의 길이와 폭에 관계함을 이용하는 것이다.

제3도의 결과에서도 보듯이 주게이트 패턴길이를 0.35㎛로 하고 보조게이트의 스페이서를 0.25∼2.00㎛로 변화시키면서 주게이트의 변화를 보면 보조게이트의 간격이 가까울 때는 주게이트의 길이는 짧아지고 멀어졌을 때는 길어지는 현상이 뚜렷히 나타내고 있다.

실험 데이타에서 얻은 결과를 놓고 보면 0.75㎛정도의 스페이스로 소정의 패턴이 있을시 원하는 크기의 패턴이 형성되는 것을 보여주고 있다.

이처럼 주위의 환경에 의한 실제 패턴 길이의 차이는 디자인률이 큰 경우는 문제가 되지 않지만 고집적화되면서 미소 변수에 의해서도 성능이 달라지는 제품이 있어서는 매우 큰 문제로 될 수 있다.

이러한 문제를 해결하기 위해서는 앞의 실험에서 본 바와 같이 본 발명에 따라서 주패턴에 적당한 간격을 두어서 보조패턴을 만들어 놓음으로서 해결할 수 있다.

이렇게 하기 위해서는 제1도의 종래 디자인 버티칼(Vertical)구조에 있는 주게이트 양측에 보조 게이트를 디자인 하도록 한다.

제4도에서 보는 바와 같이 주게이트(G) 양측에 보조게이트(G')를 형성한다. 이때 보조게이트는 접지 또는 플로팅(Floating)되어 디바이스에 아무런 영향을 주지 않는다.

본 발명을 보다 구체적으로 설명해 보면 제4도와 같이 주게이트 주위에 보조게이트를 설계한다. 이것을 공정방법으로 살펴보면 제5도와 같이 반도체 기판(1)위에 게이트 절연막(3)을 형성하고 주게이트(4)와 보조게이트(5)를 형성하고 게이트 측벽(7)과 소오스 드레인(6)을 형성한 다음 제5도(b)와 같이 평탄면(9)을 형성하고 콘택홀을 형성후 금속배선(10)을 형성하고 보호막(11)을 형성한다.

또 다른 실시예는 제6도와 같이 주게이트가 2개 이상인 NAND 게이트에서 주게이트 양측에 보조게이트를 형성하는 것으로 NAND형 셀을 필요로 하는 롬(ROM)제품의 메모리 부분이나 주변회로에서 사용할 수 있다.

제6도는 주변회로에서의 NAND게이트 회로도에 대한 레이아웃(Layout)인데 보조게이트의 모양을 주위 공간에 맞추어 그 모양을 원하는 대로 할 수 있다.

이렇듯 본 발명은 주게이트 주위에 보조게이트가 패턴을 형성하여 줌으로 실현할 수 있다. 이러한 방법은 고집적화에 있어서 필수적인 요소로 칩사이즈가 좁아지는 문제는 주메모리 부분은 사용하지 않고 주변회로의 넓은 공간에서 사용하면 문제되지 않는다. 대체적으로 보면 주메모리 부분은 패턴이 밀집되어 있음으로 로딩현상을 일어나지 않으며 주변회로의 넓은 공간에서 가장 심하게 나타난다. 그러므로 고집적화 되면서 주변회로의 공간에 본 발명의 사상을 사용할 때 로딩효과를 최소로 줄일 수 있다. 이러한 사상은 게이트에 국한되는 것만은 아니다. 배선라인으로 사용하는 곳에서도 사용할 수 있는 사상이다.

주변회로의 공간에서 배선구조가 하나의 라인이 밀집된 패턴이 없이 지나갈때는 설계자가 원하는 넓이를 공정상 진행하기가 앞에서 언급한 로딩효과 때문에 얻기가 힘들게 될 수 있다. 이러한 때에 주배선 구조사이에 보조배선 구조를 넣어서 문제를 해결한다. 이러한 배선구조는 폴리실리콘 구조에서 사용할 수 있고 금속구조에서도 사용할 수 있다. 금속 배선구조에 있어서는 배선의 넓이에 따라서 저항성분이 변화기 때문에 사용효과가 매우 크다. 그러므로 본 발명의 사상은 로딩현상을 막아주는 성질을 이용하는 어떠한 레이아웃에서도 응용할 수 있다. 넓은 공간에 돌출형 패턴을 건식식각으로 진행하어 남기는 공정이 필요로 하는 레이아웃에서 사용하여야 하는데 현 반도체 공정에서는 게이트 구조나 배선구조에서는 언제나 건식식각을 이용해야 하는데 이런 경우 게이트 레이아웃이나 배선 레이아웃에서 매우 유용하게 쓸 수 있다.

Claims (3)

1. 반도체 기판상에 돌출패턴을 형성하는 방법에 있어서, 넓은 공간에 돌출 주패턴이 홀로 있는 구조에 있어서, 상기 주돌출패턴 좌우에 보조패턴을 형성하여 식각공정시 로딩효과를 줄일 수 있도록 함을 특징으로 하는 반도체 장치 형성 방법.
2. 반도체 기판상에 돌출패턴을 형성하는 구조에, 상기 반도체 기판상에 게이트 절연막과 상기 게이트 절연막위에 주게이트와, 상기 주게이트 좌우에 소정의 간격을 두고 보조게이트가 형성되어 있는 것이 특징인 반도체 장치.
3. 제1항에 있어서, 보조게이트는 접지되어 있거나 부유(Floating)되어 있는 것이 특징인 반도체 장치.