KR960704351A - PROCESS FOR FABRICATING SEMICONDUCTOR DEVICES HAVING ARSENIC EMITTERS - Google Patents

PROCESS FOR FABRICATING SEMICONDUCTOR DEVICES HAVING ARSENIC EMITTERS

Info

Publication number
KR960704351A
KR960704351A KR1019960700076A KR19960700076A KR960704351A KR 960704351 A KR960704351 A KR 960704351A KR 1019960700076 A KR1019960700076 A KR 1019960700076A KR 19960700076 A KR19960700076 A KR 19960700076A KR 960704351 A KR960704351 A KR 960704351A
Authority
KR
South Korea
Prior art keywords
region
epitaxial layer
masking
defining
window
Prior art date
Application number
KR1019960700076A
Other languages
Korean (ko)
Inventor
마크 레드포드
Original Assignee
존 엠. 클락 3세
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 엠. 클락 3세, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 엠. 클락 3세
Publication of KR960704351A publication Critical patent/KR960704351A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66166—Resistors with PN junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6625—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66257—Schottky transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Bipolar Transistors (AREA)

Abstract

비소 에미터를 지니는 바이폴라 트랜지스터용 제조 방법은 콜렉터 접점 영역, 베이스 영역 및 분리 영역을 한정하기 위한 윈도우들을 제공하도록 에피택셜층을 마스킹하는 단계를 포함한다. 인 이온은 상기 콜렉터 접점 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 도입되고, 붕소 이온은 상기 베이스 영역 및 상기 분리 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 도입된다. 상기 에피택셜 층은 또한 상기 베이스 영역내에 에미터 영역을 한정하는 윈도우 및 상기 베이스 영역, 상기 콜렉터 접점 영역 및 상기 분리 영역에의 오믹 접속부들용 윈도우들을 제공하도록 마스킹된다. 비소 이온은 그 후 상기 에미터 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 도입되고, 전기적 접속부들은 상기 오믹 접속부들용 윈도우들을 통해 상기 에미터 영역, 상기 베이스 영역, 상기 콜렉터 영역 및 상기 분리 영역에 제공된다.A manufacturing method for a bipolar transistor having an arsenic emitter includes masking the epitaxial layer to provide windows for defining the collector contact region, the base region, and the isolation region. Phosphorous ions are introduced into the epitaxial layer through the window defining the collector contact region and boron ions are introduced into the epitaxial layer through the window defining the base region and the isolation region. The epitaxial layer is also masked to provide a window defining an emitter region within the base region and windows for ohmic connections to the base region, the collector contact region and the isolation region. Arsenic ions are then introduced into the epitaxial layer through the window defining the emitter region, and electrical connections are through the emitter region, the base region, the collector region and the isolation region through the windows for the ohmic connections. Is provided.

Description

비소 에미터를 지니는 반도체 디바이스를 제조하는 방법(PROCESS FOR FABRICATING SEMICONDUCTOR DEVICES HAVING ARSENIC EMITTERS)PROCESS FOR FABRICATING SEMICONDUCTOR DEVICES HAVING ARSENIC EMITTERS

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

Claims (16)

제1도전 형태의 실리콘 기판, 제2도전 형태의 에피택셜 층 및 상기 에피택셜 층 및 상기 기판의 일부사이에 배치된 제2도전 형태의 매몰층을 지니는 웨이퍼내에 바이폴라 트랜지스터를 제조하는 방법에 있어서, 상기 에피택셜 층내에 콜렉터 접점영역, 베이스 영역 및 분리 영역을 한정하기 위한 윈도우들을 제공하도록 상기 웨이퍼의 에피택셜 층을 마스킹하는 단계, 상기 베이스 영역 및 상기 분리 영역을 한정하는 윈도우를 마스킹하는 단계, 상기 콜렉터 접점 영역을 한정하는 윈도우를 통해 상기 에피택셜 층의 콜렉터 접점 영역내에 인 이온을 도입시키는 단계, 상기 콜렉터 접점 영역 및 상기 베이스 영역을 한정하는 윈도우를 마스킹하는 단계, 상기 분리 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 알루미늄 이온을 도입시키는 단계, 상기 콜렉터 접점 영역을 한정하는 윈도우를 마스킹하는 단계, 상기 베이스 영역 및 상기 분리 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 붕소 이온을 도입시키는 단계, 상기 베이스 영역내에 에미터 영역을 한정하기 위한 윈도우 및 상기 베이스 영역, 상기 콜렉터 접점 영역 및 상기 분리 영역에의 오믹 접속부들을 제공하기 위한 윈도우를 제공하도록 상기 웨이퍼의 에피택셜 층을 마스킹하는 단계, 최소한 상기 베이스 영역 및 분리 영역에의 오믹 접속부들을 한정하는 윈도우를 마스킹하는 단계, 상기 에미터 영역을 한정하는 윈도우를 통해 상기 에피택셜 층의 에미터 영역내에 비소 이온을 도입시키는 단계, 및 상기 에미터 영역을 한정하는 윈도우 및 상기 에피택셜 층의 베이스 영역, 콜렉터 접점 영역 및 분리 영역을 제공하기 위한 윈도우를 통해 상기 에미터 영역, 상기 베이스 영역, 상기 콜렉터 영역 및 상기 분리 영역에의 전기적 접속부들을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조방법.A method of manufacturing a bipolar transistor in a wafer having a silicon substrate of a first conductivity type, an epitaxial layer of a second conductivity type, and a buried layer of a second conductivity type disposed between the epitaxial layer and a portion of the substrate, Masking an epitaxial layer of the wafer to provide windows for defining a collector contact region, a base region and an isolation region in the epitaxial layer, masking a window defining the base region and the isolation region, the Introducing phosphorus ions into a collector contact region of the epitaxial layer through a window defining a collector contact region, masking a window defining the collector contact region and the base region, a window defining the isolation region Introducing aluminum ions into the epitaxial layer through, phase Masking a window defining a collector contact region, introducing boron ions into the epitaxial layer through the window defining the base region and the isolation region, a window for defining an emitter region in the base region, and Masking an epitaxial layer of the wafer to provide a window for providing ohmic connections to the base area, the collector contact area and the isolation area, the window defining at least ohmic connections to the base area and isolation area Masking, introducing arsenic ions into the emitter region of the epitaxial layer through the window defining the emitter region, and the window defining the emitter region and the base region, collector of the epitaxial layer Window to provide contact area and isolation area A method of producing a bipolar transistor comprising the steps of forming the emitter region, the base region, the collector region and the electric connection of the separation region through. 제1항에 있어서, 상기 베이스 영역 및 상기 분리 영역을 한정하는 윈도우를 마스킹하기 전에 실리콘 디옥사이드층을 형성하도록 상기 윈도우들을 통해 노출된 에피택셜 층을 산화시키는 단계를 부가적으로 포함하는 바이폴라 트랜지스터의 제조 방법.The method of claim 1, further comprising oxidizing an epitaxial layer exposed through the windows to form a silicon dioxide layer prior to masking the window defining the base region and the isolation region. Way. 제1항에 있어서, 상기 웨이퍼의 에피택셜 층을 마스킹하는 단계는 상기 에피택셜 층내에 캐피시터 영역을 한정하는 윈도우를 제공하는 단계를 부가적으로 포함하며, 상기 바이폴라 트랜지스터의 제조방법이 상기 콜렉터 접점 영역을 한정하는 윈도우를 거쳐 상기 에피택셜 층내에 비소 이온을 도입시키는 동안 상기 캐패시터 영역을 한정하는 윈도우를 통해 상기 에피택셜내에 비소 이온을 도입시키는 단계를 부가적으로 포함하는 바이폴라 트랜지스터의 제조 방법.2. The method of claim 1, wherein masking the epitaxial layer of the wafer further comprises providing a window defining a capacitor region within the epitaxial layer, wherein the method of fabricating the bipolar transistor includes the collector contact region. Introducing arsenic ions into the epitaxial through the window defining the capacitor region while introducing the arsenic ions into the epitaxial layer through the window defining the quantum layer. 제1항에 있어서, 상기 에피택셜 층은 2.5 내지 3.1 마이크론의 두께, 0.7 내지 1.1 오옴센티미터의 저항율을 지니는 바이폴라 트랜지스터의 제조 방법.The method of claim 1, wherein the epitaxial layer has a thickness of 2.5 to 3.1 microns and a resistivity of 0.7 to 1.1 ohm centimeters. 제1항에 있어서, 상기 웨이퍼의 에피택셜 층을 마스킹하는 단계는, 상기 에피택셜 층상에 실리콘 디옥사이드층을 형성하는 단계, 및 상기 실리콘 디옥사이드층상에 실리콘 니트라이드층을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.2. The bipolar transistor of claim 1, wherein masking the epitaxial layer of the wafer comprises forming a silicon dioxide layer on the epitaxial layer, and forming a silicon nitride layer on the silicon dioxide layer. Method of preparation. 제5항에 있어서, 상기 에미터 영역을 한정하는 윈도우를 제공하도록 상기 에피택셜 층을 마스킹하는 단계는 상기 에피택셜 층상에 최소한 하나의 실리콘 디옥사이드층을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.6. The method of claim 5, wherein masking the epitaxial layer to provide a window that defines the emitter region comprising forming at least one silicon dioxide layer on the epitaxial layer. 제6항에 있어서, 상기 인 이온은 단위 ㎠당 대략 1e+15개의 원자의 선량 및 대략 80keV의 에너지로 상기 에피택셜 층의 콜렉터 접점 영역내에 도입되는 바이폴라 트랜지스터의 제조 방법.The method of claim 6, wherein the phosphorus ions are introduced into the collector contact region of the epitaxial layer at a dose of approximately 1e + 15 atoms per unit cm 2 and an energy of approximately 80 keV. 제7항에 있어서, 상기 붕소 이온은 단위 ㎠당 3.1e+14개의 원자의 선량 및 대략 35keV의 에너지로 상기 에피택셜 층의 베이스 영역 및 분리 영역내에 도입되는 바이폴라 트랜지스터의 제조 방법.The method of claim 7, wherein the boron ions are introduced into the base region and the isolation region of the epitaxial layer at a dose of 3.1e + 14 atoms per unit cm 2 and an energy of approximately 35 keV. 제8항에 있어서, 상기 비소 이온은 단위 ㎠당 대략 7.5e+15개의 원자의 선량 및 대략 50keV의 에너지로 상기 에피택셜 층의 에미터 영역내에 도입되는 바이폴라 트랜지스터의 제조 방법.The method of claim 8, wherein the arsenic ions are introduced into the emitter region of the epitaxial layer at a dose of approximately 7.5e + 15 atoms per unit cm 2 and an energy of approximately 50 keV. 제1도전 형태의 실리콘 기판, 제2도전 형태의 에피택셜 층 및 상기 에피택셜 및 상기 기판의 일부사이에 배치된 제2도전 형태의 매몰층을 지니는 웨이퍼내에 바이폴라 트랜지스터를 제조하는 방법에 있어서, 콜렉터 접점 영역, 베이스 영역 및 분리 영역을 한정하기 위한 윈도우들을 제공하도록 상기 웨이퍼의 에피택셜 층을 마스킹하는 단계, 상기 에피택셜 층의 노출된 부분들상에 절연 재료층을 제공하도록 상기 윈도우들을 통해 노출된 에피택셜 층의 부분들을 산화시키는 단계, 상기 베이스 영역 및 상기 분리 영역을 한정하는 윈도우들을 마스킹하는 단계, 단위 ㎠당 대략 1e+15개의 원자의 선량 및 대략 80keV의 에너지로 상기 콜렉터 접점 윈도우를 통해 상기 에피택셜 층의 콜렉터 접점 영역내에 인 이온을 도입되는 단계, 상기 콜렉터 접점 영역 및 상기 베이스 영역을 한정하는 윈도우들을 마스킹하는 단계, 상기 분리 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 알루미늄 이온을 도입시키는 단계, 상기 콜렉터 접점 영역을 한정하는 윈도우를 마스킹하는 단계, 단위 ㎠당 3.1e+14개의 원자의 선량 및 대략 35keV의 에너지로 상기 베이스 영역 및 상기 분리 영역을 한정하는 윈도우를 거쳐 상기 에피택셜 층의 베이스 영역 및 분리 영역내에 붕소 이온을 도입시키는 단계, 상기 베이스 영역내에 에미터 영역을 한정하기 위한 윈도우 및 상기 베이스 영역, 상기 콜렉터 접점 영역 및 상기 분리 영역에의 오믹 접속부들을 제공하기 위한 윈도우들을 제공하도록 상기 웨이퍼의 에피택셜 층을 마스킹하는 단계, 최소한 상기 베이스 영역 및 분리 영역에의 오믹 접속부들용 윈도우들을 마스킹하는 단계, 단위 ㎠당 대략 7.5e+15개의 원자의 선량 및 대략 50keV의 에너지로 상기 에미터 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 비소 이온을 도입시키는 단계, 및 상기 에미터 영역, 상기 베이스 영역, 상기 콜렉터 영역 및 상기 분리 영역을 한정하는 윈도우들을 통해 상기 에미터 영역, 상기 베이스 영역, 상기 콜렉터 영역 및 상기 분리 영역에의 전기적 접속부들을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.A method of manufacturing a bipolar transistor in a wafer having a silicon substrate of a first conductivity type, an epitaxial layer of a second conductivity type, and a buried layer of a second conductivity type disposed between the epitaxial and a portion of the substrate. Masking an epitaxial layer of the wafer to provide windows for defining a contact region, a base region and an isolation region, exposed through the windows to provide a layer of insulating material on the exposed portions of the epitaxial layer. Oxidizing portions of the epitaxial layer, masking the windows defining the base region and the isolation region, through the collector contact window at a dose of approximately 1e + 15 atoms per unit cm 2 and an energy of approximately 80 keV. Introducing phosphorus ions into a collector contact region of an epitaxial layer, said collector contact region and Masking windows defining an existing base region, introducing aluminum ions into the epitaxial layer through the window defining the isolation region, masking a window defining the collector contact region, 3.1 per cm 2 introducing boron ions into the base region and isolation region of the epitaxial layer through a window defining the base region and the isolation region at a dose of e + 14 atoms and an energy of approximately 35 keV, an emitter in the base region Masking an epitaxial layer of the wafer to provide a window for defining a region and windows for providing ohmic connections to the base region, the collector contact region and the isolation region, at least in the base region and the isolation region Masking windows for the ohmic connections of the, Introducing arsenic ions into the epitaxial layer through a window defining the emitter region with a dose of approximately 7.5e + 15 atoms per cm 2 and an energy of approximately 50 keV, and the emitter region, the base region, Forming electrical connections to the emitter region, the base region, the collector region and the isolation region through windows defining the collector region and the isolation region. 제10항에 있어서, 상기 윈도우들을 통해 노출된 에피택셜 층의 부분들 상에 형성된 절연재료는 실리콘 디옥사이드인 바이폴라 트랜지스터의 제조 방법.The method of claim 10, wherein the insulating material formed on the portions of the epitaxial layer exposed through the windows is silicon dioxide. 제10항에 있어서, 상기 웨이퍼의 에피택셜 층을 마스킹하는 단계는 상기 에피택셜 층내에 캐패시터 영역을 한정하는 윈도우를 제공하는 단계를 부가적으로 포함하며, 상기 바이폴라 트랜지스터의 제조방법이 상기 콜렉터 접점 영역을 한정하는 윈도우를 거쳐 상기 에피택셜 층내에 비소 이온을 도입시키는 동안 상기 캐패시터 영역을 한정하는 윈도우를 통해 상기 에피택셜내에 인 이온을 도입시키는 단계를 부가적으로 포함하는 바이폴라 트랜지스터의 제조 방법.11. The method of claim 10, wherein masking the epitaxial layer of the wafer further comprises providing a window defining a capacitor region within the epitaxial layer, wherein the method of fabricating the bipolar transistor includes the collector contact region. And introducing phosphorus ions into the epitaxial through the window defining the capacitor region while introducing arsenic ions into the epitaxial layer through the window defining a. 제10항에 있어서, 상기 에피택셜 층은 2.5 내지 3.1 마이크론의 두께 0.7 내지 1.1 오옴센티미터의 저항율을 지니는 바이폴라 트랜지스터의 제조 방법.The method of claim 10, wherein the epitaxial layer has a resistivity of 0.7 to 1.1 ohm centimeters in thickness of 2.5 to 3.1 microns. 제10항에 있어서, 상기 웨이퍼의 에피택셜 층을 마스킹하는 단계는 상기 에피택셜 층상에 실리콘 디옥사이드 층을 형성하는 단계, 및 상기 실리콘 디옥사이드 층상에 실리콘 니트라이드 층을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.12. The method of claim 10, wherein masking the epitaxial layer of the wafer comprises forming a silicon dioxide layer on the epitaxial layer, and forming a silicon nitride layer on the silicon dioxide layer. Manufacturing method. 제13항에 있어서, 상기 제2마스크를 형성하는 단계는 상기 에피택셜 층상에 최소한 하나의 실리콘 디옥사이드층을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.The method of claim 13, wherein forming the second mask comprises forming at least one silicon dioxide layer on the epitaxial layer. 제1도전 형태의 실리콘 기판, 제2도전 형태의 에피택셜 층 및 상기 에피택셜 층 및 상기 기판의 일부사이에 배치된 제2도전 형태의 매몰층을 지니는 웨이퍼내에 바이폴라 트랜지스터를 제조 방법에 있어서, 콜렉터 접점 영역, 베이스 영역 및 분리 영역을 상기 에피택셜 층내에 한정하는 윈도우들을 제공하도록 내부에 개구부를 지니는 제1마스크로 상기 에피택셜 층을 마스킹하는 단계, 상기 윈도우들을 통해 노출된 에피택셜 층의 부분상에 실리콘 디옥사이드층을 제공하도록 상기 윈도우들을 통해 노출된 에피택셜 층을 산화시키는 단계, 제2포토레지스트 재료 마스크로 사이 베이스 영역 및 상기 분리 영역을 한정하는 윈도우들을 마스킹하는 단계, 상기 포토레지스트 재료를 현상하는 단계, 단위 ㎠당 대략 1E+15개의 원자의 선량 및 대략 80keV의 주입에너지로 상기 콜렉터 접점 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 인 이온을 도입시키는 단계, 상기 제2마스크를 제거하는 단계, 제3마스크로 상기 콜렉터 접점 영역 및 상기 베이스 영역을 한정하는 윈도우들을 마스킹하는 단계, 상기 분리 영역을 노출시키도록 상기 제3마스크의 일부를 제거하는 단계, 상기 에피택셜 층내에 중후하게 도우핑된 P+영역을 형성하도록 상기 분리 영역을 한정하는 윈도우를 통해 상기 에피택셜 층내에 알루미늄 이온을 도입시키는 단계, 상기 제3마스크를 제거하는 단계, 상기 콜렉터 접점 영역 및 상기 분리 영역을 어닐처리 및 확산시켜 이온 주입으로부터 초래되는 결정 격자의 손상을 보상하게 하면서 상기 콜렉터 접점 영역, 상기 분리 영역 및 상기 매몰된 P+영역의 사이즈를 확장하게 하는데 효과적인 온도로 상기 웨이퍼를 가열하는 단계, 제4마스크로 상기 콜렉터 접점 영역을 한정하는 윈도우를 마스킹하는 단계, 단위 ㎠당 대략 3.1e+14개의 원자의 선량 및 대략 35keV의 주입 에너지로 상기 베이스 영역 및 상기 분리 영역을 한정하는 윈도우들을 통해 상기 에피택셜 층내에 붕소 이온을 도입시키는 단계, 상기 주입된 베이스 영역 및 상기 주입된 분리 영역을 어니처리 및 확산시켜 이온 주입으로부터 초래되는 결정 격자의 손상을 보상하게 하고 상기 주입된 베이스 영역, 상기 주입된 분리 영역 및 상기 P+영역의 사이즈를 확장하게 함으로써 상기 P+영역 및 상기 P기판이 결합되어 상기 에피택셜 층의 일부를 분리시키는데 효과적인 온도로 상기 웨이퍼를 가열하는 단계, 상기 베이스 영역, 상기 콜렉터 접점 영역 및 상기 분리 영역에의 오믹 접속부들을 제공하기 위한 개구부들 및 상기 베이스 영역내에 에미터 영역을 한정하는 윈도우를 제공하도록 내부에 개구부들을 지니는 제5마스크로 상기 에피택셜 층을 마스킹하는 단계, 상기 베이스 영역 및 상기 분리 영역에의 오믹 접속부들을 제공하기 위한 윈도우들을 최소한 마스킹하는 단계, 단위 ㎠당 대략 7.5e+15개의 원자의 선량 및 대략 50keV의 주입 에너지로 상기 제5마스크에 의해 한정된 에미터 영역 및 콜렉터 접점 영역용 윈도우를 통해 상기 에피택셜 층내에 비소 이온을 도입시키는 단계, 상기 제5마스크를 제거하는 단계, 상기에미터 영역 및 상기 콜렉터 접점 영역을 어닐처리 및 확산시켜 이온주입으로부터 초래되는 결정 격자의 손상을 보상하게 하는데 효과적인 온도로 상기 웨이퍼를 가열하는 단계, 상기 에미터 영역, 상기 베이스 영역, 상기 콜렉터 영역 및 상기 분리 영역에의 전기적 접속부들을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.1. A method of manufacturing a bipolar transistor in a wafer having a silicon substrate of a first conductivity type, an epitaxial layer of a second conductivity type, and a buried layer of a second conductivity type disposed between the epitaxial layer and a portion of the substrate. Masking the epitaxial layer with a first mask having an opening therein to provide windows defining a contact region, a base region and a isolation region within the epitaxial layer, on a portion of the epitaxial layer exposed through the windows. Oxidizing an epitaxial layer exposed through the windows to provide a silicon dioxide layer in the mask, masking windows defining the interbase region and the isolation region with a second photoresist material mask, developing the photoresist material. To a dose of approximately 1E + 15 atoms and an injection of approximately 80 keV per unit cm 2 Introducing phosphorus ions into the epitaxial layer through a window defining the collector contact region with energy, removing the second mask, and windows defining the collector contact region and the base region with a third mask. Masking, removing a portion of the third mask to expose the isolation region, and through the window defining the isolation region to form a heavily doped P + region within the epitaxial layer. Introducing aluminum ions into the substrate, removing the third mask, annealing and diffusing the collector contact region and the isolation region to compensate for damage of the crystal lattice resulting from ion implantation, the collector contact region, the On effective to expand the size of the isolation region and the buried P + region Heating the wafer with a mask, masking a window defining the collector contact region with a fourth mask, the base region and the separation with a dose of approximately 3.1e + 14 atoms per unit cm 2 and an implantation energy of approximately 35 keV Introducing boron ions into the epitaxial layer through windows defining a region, annealing and diffusing the implanted base region and the implanted isolation region to compensate for damage to the crystal lattice resulting from ion implantation and Heating the wafer to a temperature effective to join the P + region and the P substrate to separate portions of the epitaxial layer by expanding the size of the implanted base region, the implanted isolation region and the P + region; The ohmic connections to the base region, the collector contact region and the isolation region may be removed. Masking the epitaxial layer with a fifth mask having openings therein to provide openings and a window defining an emitter region in the base region, providing ohmic connections to the base region and the isolation region. Masking the windows to at least, the epitaxial layer through the window for the emitter region and collector contact region defined by the fifth mask at a dose of approximately 7.5e + 15 atoms per unit cm 2 and an implantation energy of approximately 50 keV Introducing the arsenic ions into the wafer, removing the fifth mask, annealing and diffusing the emitter region and the collector contact region to compensate for damage to the crystal lattice resulting from ion implantation at the wafer. Heating the emitter region, the base region, and the collector And forming electrical connections to the isolation region and to the isolation region. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019960700076A 1993-07-12 1994-07-08 PROCESS FOR FABRICATING SEMICONDUCTOR DEVICES HAVING ARSENIC EMITTERS KR960704351A (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9051693A 1993-07-12 1993-07-12
US08/090516 1993-07-12
PCT/US1994/007682 WO1995002898A1 (en) 1993-07-12 1994-07-08 Process for fabricating semiconductor devices having arsenic emitters

Publications (1)

Publication Number Publication Date
KR960704351A true KR960704351A (en) 1996-08-31

Family

ID=22223124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960700076A KR960704351A (en) 1993-07-12 1994-07-08 PROCESS FOR FABRICATING SEMICONDUCTOR DEVICES HAVING ARSENIC EMITTERS

Country Status (4)

Country Link
EP (1) EP0710399A1 (en)
JP (1) JPH09500760A (en)
KR (1) KR960704351A (en)
WO (1) WO1995002898A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0818055A4 (en) * 1995-03-27 1998-05-06 Micrel Inc Self-alignment technique for semiconductor devices
CN104992966B (en) * 2015-05-21 2017-10-24 中国电子科技集团公司第十三研究所 A kind of preparation method of the low bipolar high frequency power transistor chip of heat budget

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4309812A (en) * 1980-03-03 1982-01-12 International Business Machines Corporation Process for fabricating improved bipolar transistor utilizing selective etching
US4648909A (en) * 1984-11-28 1987-03-10 Fairchild Semiconductor Corporation Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
KR920007124A (en) * 1990-09-04 1992-04-28 김광호 Manufacturing Method of Poly-Emitter Bipolar Transistor
JP2672199B2 (en) * 1991-05-21 1997-11-05 シャープ株式会社 Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
WO1995002898A1 (en) 1995-01-26
JPH09500760A (en) 1997-01-21
EP0710399A1 (en) 1996-05-08

Similar Documents

Publication Publication Date Title
GB1421222A (en) Transistors and to methods of making them
JPH0361337B2 (en)
JPH079988B2 (en) Method for manufacturing semiconductor device
JPH01225164A (en) Manufacture of insulated gate mosfet
KR890005884A (en) Manufacturing method of bipolar transistor
US6451645B1 (en) Method for manufacturing semiconductor device with power semiconductor element and diode
KR960704351A (en) PROCESS FOR FABRICATING SEMICONDUCTOR DEVICES HAVING ARSENIC EMITTERS
KR940010553B1 (en) Bipolar transistor
JP2586395B2 (en) Method for manufacturing semiconductor device
JPH09312397A (en) Semiconductor device and method of fabricating the same
JP2659190B2 (en) Method for manufacturing semiconductor device
US6448125B1 (en) Electronic power device integrated on a semiconductor material and related manufacturing process
JPH0239091B2 (en)
KR890005885A (en) Manufacturing method of bipolar transistor
KR930010118B1 (en) Making method of semiconductor device
JP2682426B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
JP3041886B2 (en) Method for manufacturing semiconductor device
JPH0458562A (en) Mas transistor and manufacture thereof
JPS63142866A (en) Manufacture of insulated gate field-effect transistor
JPS61208872A (en) Manufacture of semiconductor device
JPH04360539A (en) Manufacture of semiconductor device
JPH09275154A (en) Semiconductor device and its manufacturing method
KR930014782A (en) A semiconductor device having a shallow junction shape and a method of manufacturing the same
KR920007230A (en) Method for manufacturing bipolar transistor using selective epitaxy
JPH0567623A (en) Manufacture of semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid