KR960702176A - 수직 칩 연결을 위한 접촉 구조체(contact structure for vertical chip connections) - Google Patents

수직 칩 연결을 위한 접촉 구조체(contact structure for vertical chip connections)

Info

Publication number
KR960702176A
KR960702176A KR1019950704886A KR19950704886A KR960702176A KR 960702176 A KR960702176 A KR 960702176A KR 1019950704886 A KR1019950704886 A KR 1019950704886A KR 19950704886 A KR19950704886 A KR 19950704886A KR 960702176 A KR960702176 A KR 960702176A
Authority
KR
South Korea
Prior art keywords
metal
contact
layer
substrate
semiconductor
Prior art date
Application number
KR1019950704886A
Other languages
English (en)
Other versions
KR100323488B1 (ko
Inventor
요제프 빈네를
요한 알스마이어
발터 노이뮐러
Original Assignee
알베르트 발도르프, 룰프 옴케
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알베르트 발도르프, 룰프 옴케, 지멘스 악티엔게젤샤프트 filed Critical 알베르트 발도르프, 룰프 옴케
Publication of KR960702176A publication Critical patent/KR960702176A/ko
Application granted granted Critical
Publication of KR100323488B1 publication Critical patent/KR100323488B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

더 반도체 부품을 갖는 수직적인 접촉을 만돌기 위한 접촉 구조체 및 접촉이 만를어지는 영역을 갖는 상층면층 구조체를 갖는 기판(15)을 갖고, 층 구조체에 대하여 수직적으로 상기 층(15)이 뻗는 적어도 하나의 금속핀(8)이 제공되고, 기판의 밑층에 금속 핀(8)이 돌출될 때까지 기판(15)이 얇게되며, 만약 적당하다면 상층면에 낮은 금속 녹는점을 갖는 금속으로 만들어진 금속 접촉이 제공되는 반도체 부품.

Description

수직 칩 연결을 위한 접촉 구조체(CONTACT STRUCTURE FOR VERTICAL CHIP CONNECTIONS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 및 제2도는 서로 수직적으로 접속된 본 발명에 따른 2개의 반도체 부품의 단면도.

Claims (9)

  1. 추가 반도체 부품과 수직으로 접촉하기 위한 접촉 구조체를 가지며, 상부면에 층 구조체를 갖는 기판(15)을 가진 반도체 부품에 있어서, 제공된 적어도 하나의 금속 핀(8)이 상기 상부면에 수직하게 상기 기판(15)을 관통하며, 상기 금속 핀(8)이 이 층 구조체에서 반도체 재료로 이루어진 적어도 하나의 접촉층, 금속성 전도성 트랙(10) 또는 금속 접촉부(12)와 전기적으로 접촉되며, 만약 상기 금속 접촉부(12)를 갖는 상기 추가 반도체부품이 하부면에서 상기 금속 핀(8)을 향하여 정열되어 있다면, 상기 금속 핀(9)이 상부면에 대향하는 기판(15)의 하부면을 지나 추가 반도체의 금속 접촉부(12)에 전기적으로 접촉될 수 있는 범위까지 뻗는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 전도체 트랙의 녹는점 보다 더 낮은 녹는점을 가지며, 추가 반도체 부품의 밑면의 금속핀에 전기적으로 접속하기 위해 제공되는 금속 접촉부(12)가 층 구조체상에 존재하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 한 반도체 부품의 금속 핀(8)이 다른 반도체 부품의 금속 접촉부(12')에 전기적으로 접속되는 방식으로, 접촉 구조체가 제공된 동일한 반도체 부품이 서로에 대해 수직으로 배열될 수 있도록, 적어도 하나의 금속 핀(8) 및 적어도 하나의 금속 접촉부(12)가 존재하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 한 항에 있어서, 기판이 산화물 층(22)이고 반도체 부품이 부착층(16) 및 캐리어웨이퍼(17)를 갖는 층 구조체에 고정되어 있는 것을 특징으로 하는 반도체 장치.
  5. 층 구조체(1,2,3;21,24)가 반도체 재료로 만들어지며 금속 핀과 접촉하는 접촉층 또는 전도체 트랙 또는 금속 접촉부가 존재하는 넓이로 기판(15;20,21,22)의 상부면에서 형성되는 제1단계, 마스크를 사용하여 상기층 구조체 및 기판은 제조될 금속 핀 영역에서 상기 상부면으로부터 밑층을 향하여 이방적 에칭 단계로 제거되는 제2단계, 금속이 금속 핀 영역으로 부착되는 제3단계, 제3단계에서 제조된 금속 핀(8)이 상기 밑층을 지나 돌출할 때까지 기판(15;20)의 밑층이 제거되는 제4단계를 포함하는 것을 특징으로 하는 제1항 내지 제4항 중한 항에 따른 반도체 부품의 접촉 구조체를 만드는 방법.
  6. 제5항에 있어서, 제1단계에서, 상층 면과 동일 평면상에 배열되는 절연체 층(22)에 의해 절연되는 반도체재료의 2개층(20,21)을 포함하는 기판이 사용되며, 제2단계에서, 금속 핀에 제공된 영역이 적어도 기판의 밑층을 형성하는 반도체 재료의 층(20)까지 에칭되며, 제4단계에서, 반도체 재료의 상기 층(20)은 상기 절연층(22)에 대하여 선택적으로 반도체 재료를 에칭함으로서 완전히 제거되는 것을 특징으로 하는 반도체 부품의 접촉구조체를 만드는 방법.
  7. 제6항에 있어서, 기판은 SOI 기판이고, 제1단계에서, 관찰된 기능 요소가 상기 기판의 얇은 실리콘 층에 만들어진 다음 제1유전체 층(25)이 전체 영역에 부착되며, 제3단계 및 제4단계 사이에서, 제2유전체 층(6)이전체 영역에 공급되어 평탄화되며, 개구부(14)가 마스크 기술을 사용하여 상기 제2유전체 층(26)의 접촉 홀로서 제조되며, 상기 접촉 홀이 금속으로 채워진 다음 전도체 트랙(10) 또는 금속 접촉(12)이 제3유전체 층(9)에 만들어지는 것을 특징으로 하는 반도체 부품의 접촉 구조체를 만드는 방법.
  8. 제5항 내지 제7항 중 한 항에 있어서, 전도체 트랙 또는 금속 접촉과 접촉하기 위한 금속 핀은, 유전체로 만들어진 평탄화 층(4)이 공급되는 제1추가 단계, 금속 핀을 위하여 제공된 영역이 마스크를 사용하여 전도성 트랙 또는 금속 접촉을 포함하고 전도성 트랙 또는 금속 접촉의 윗부분에 에칭되는 제2추가 단계, 에칭된 측면의 영역이 패시베이션 층(5)으로 제공되는 제3추가 단계, 금핀에 제공된 영역이 완전히 에칭되는 제4추가 단계, 에칭된 영역의 측면이 유전체(6)로 코팅되는 제5추가 단계, 상기 유전체(6)가 마스크(7)를 사용하여 전도체 트랙 또는 금속 접촉의 영역에서 제거되는 제6추가 단계로 구성된 제2단계에 의하여 형성되는 것을 특징으로 하는 반도체 부품의 접촉 구조체를 만드는 방법.
  9. 제5항 내지 제8항 중 한 항에 있어서, 접촉 구조체의 금속 핀을 만드는 공정 단계의 순서가 총 구조체의 다른 평면 사이에 접촉을 형성하기 위하여 반복되게 수행되는 것을 특징으로 하는 반도체 부품의 접촉 구조체를 만드는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950704886A 1993-05-05 1994-05-03 수직칩연결을위한접촉구조체 KR100323488B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DEP4314913.8 1993-05-05
DE4314913A DE4314913C1 (de) 1993-05-05 1993-05-05 Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen
PCT/DE1994/000492 WO1994025982A1 (de) 1993-05-05 1994-05-03 Kontaktstrukturierung für vertikale chipverbindungen

Publications (2)

Publication Number Publication Date
KR960702176A true KR960702176A (ko) 1996-03-28
KR100323488B1 KR100323488B1 (ko) 2002-06-20

Family

ID=6487274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950704886A KR100323488B1 (ko) 1993-05-05 1994-05-03 수직칩연결을위한접촉구조체

Country Status (6)

Country Link
US (1) US5846879A (ko)
EP (1) EP0698289B1 (ko)
JP (1) JP3694021B2 (ko)
KR (1) KR100323488B1 (ko)
DE (2) DE4314913C1 (ko)
WO (1) WO1994025982A1 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4433833A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
DE19516487C1 (de) * 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
DE19530264A1 (de) * 1995-08-17 1997-02-20 Abb Management Ag Leistungshalbleitermodul
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
DE19702121C1 (de) * 1997-01-22 1998-06-18 Siemens Ag Verfahren zur Herstellung von vertikalen Chipverbindungen
DE19746642C2 (de) * 1997-10-22 2002-07-18 Fraunhofer Ges Forschung Verfahren zur Herstellung eines Halbleiterbauelements sowie dessen Verwendung in einer Chipkarte
DE19748666C2 (de) * 1997-11-04 2002-08-29 Fraunhofer Ges Forschung Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte
DE19813239C1 (de) 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
US5989994A (en) * 1998-12-29 1999-11-23 Advantest Corp. Method for producing contact structures
WO2000074134A1 (de) * 1999-05-27 2000-12-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
DE50005564D1 (de) * 2000-01-11 2004-04-08 Infineon Technologies Ag Chipkartenanordnung
JP3440057B2 (ja) * 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
JP3822043B2 (ja) * 2000-09-25 2006-09-13 太陽誘電株式会社 チップ部品組立体の製造方法
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
JP3788268B2 (ja) * 2001-05-14 2006-06-21 ソニー株式会社 半導体装置の製造方法
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6897148B2 (en) * 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
DE10351201B3 (de) * 2003-11-03 2005-07-14 Infineon Technologies Ag Sensorvorrichtung mit Waferbondverbindungsaufbau und Herstellungsverfahren derselben
WO2005119776A1 (ja) * 2004-06-04 2005-12-15 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置及びその製造方法
WO2006019156A1 (ja) * 2004-08-20 2006-02-23 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置の製造方法
US7510928B2 (en) 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
KR100806339B1 (ko) * 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
US20080157405A1 (en) * 2007-01-03 2008-07-03 International Business Machines Corporation Chip stack with precision alignment, high yield assembly and thermal conductivity
DE102007044685B3 (de) * 2007-09-19 2009-04-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Elektronisches System und Verfahren zur Herstellung eines dreidimensionalen elektronischen Systems
KR101374338B1 (ko) 2007-11-14 2014-03-14 삼성전자주식회사 관통 전극을 갖는 반도체 장치 및 그 제조방법
DE102009049102B4 (de) * 2009-10-13 2012-10-04 Austriamicrosystems Ag Halbleiterbauelement mit Durchkontaktierung und Verfahren zur Herstellung einer Durchkontaktierung in einem Halbleiterbauelement
US8890299B2 (en) 2010-02-04 2014-11-18 Soitec Bonded semiconductor structures and methods of forming same
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US8642456B2 (en) * 2012-04-18 2014-02-04 International Business Machines Corporation Implementing semiconductor signal-capable capacitors with deep trench and TSV technologies
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
JP7121499B2 (ja) * 2018-02-07 2022-08-18 株式会社岡本工作機械製作所 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394712A (en) * 1981-03-18 1983-07-19 General Electric Company Alignment-enhancing feed-through conductors for stackable silicon-on-sapphire wafers
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
GB9018766D0 (en) * 1990-08-28 1990-10-10 Lsi Logic Europ Stacking of integrated circuits
EP0516866A1 (en) * 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
AU5835794A (en) * 1992-08-20 1994-03-15 David A. Capps Semiconductor wafer for lamination applications
JPH07221104A (ja) * 1994-01-28 1995-08-18 Fujitsu Ltd 半導体装置の製造方法及び半導体装置及び電極ピン形成用マスク及び電極ピン形成用マスクを用いた試験方法

Also Published As

Publication number Publication date
JPH08509842A (ja) 1996-10-15
KR100323488B1 (ko) 2002-06-20
US5846879A (en) 1998-12-08
EP0698289A1 (de) 1996-02-28
DE59409460D1 (de) 2000-08-31
DE4314913C1 (de) 1994-08-25
WO1994025982A1 (de) 1994-11-10
EP0698289B1 (de) 2000-07-26
JP3694021B2 (ja) 2005-09-14

Similar Documents

Publication Publication Date Title
KR960702176A (ko) 수직 칩 연결을 위한 접촉 구조체(contact structure for vertical chip connections)
KR100294747B1 (ko) 수직접속된반도체부품을형성하기위한방법
KR970077609A (ko) 리드 에어 브리지를 갖는 집적회로 구조 및 그것을 제조하기 위한 방법
KR960030391A (ko) 전자적 패키지
GB2280783A (en) Method for forming deep conductive feedthroughs and an interconnect layer that includes feedthroughs formed in accordance with the method
US3517278A (en) Flip chip structure
US5406122A (en) Microelectronic circuit structure including conductor bridges encapsulated in inorganic dielectric passivation layer
KR920018848A (ko) 반도체 장치 제조방법
KR100786210B1 (ko) 반도체 장치 및 그 제조 방법
JPS61111574A (ja) モノリシツク半導体構造とその製法
US7170361B1 (en) Method and apparatus of interposing voltage reference traces between signal traces in semiconductor devices
KR20020013920A (ko) 인쇄 회로 기판
KR910003783A (ko) 반도체장치 및 그 제조방법
EP1193755A4 (en) PLATING FOR FORMING AN INTERCALIAL ELEMENT IN A SEMICONDUCTOR DEVICE, SUCH AN INTERCONNECTION MEMBER, AND METHOD OF MANUFACTURING THE SAME
US6156660A (en) Method of planarization using dummy leads
KR890011035A (ko) 집적회로 제조방법 및 전기접속 형성방법
JP3269536B2 (ja) 半導体装置
CN108231723B (zh) 封装结构及其形成方法
US3414784A (en) Electrical structural element having closely neighboring terminal contacts and method of making it
US6353266B1 (en) Semiconductor device having improved pad coupled to wiring on semiconductor substrate
CN109326571B (zh) 芯片封装组件及其制造方法
US20010045663A1 (en) Semiconductor circuit device and method for manufacturing thereof
KR20200088472A (ko) 고속 단자용 랜드 패드
US6884662B1 (en) Enhanced adhesion strength between mold resin and polyimide
CN208521923U (zh) 封装基板及包含该封装基板的集成电路封装体

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120113

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 12

EXPY Expiration of term