KR960701473A - 금속 비트선-드레인 접점을 형성하는데 소요되는 영역이 작은 밀도 증가형 플래시 eprom(an increased-density flash eprom that requires lessarea to from the metal bit line-to-drain contacts) - Google Patents

금속 비트선-드레인 접점을 형성하는데 소요되는 영역이 작은 밀도 증가형 플래시 eprom(an increased-density flash eprom that requires lessarea to from the metal bit line-to-drain contacts)

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KR960701473A KR1019950703411A KR19950703411A KR960701473A KR 960701473 A KR960701473 A KR 960701473A KR 1019950703411 A KR1019950703411 A KR 1019950703411A KR 19950703411 A KR19950703411 A KR 19950703411A KR 960701473 A KR960701473 A KR 960701473A
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알버트 버지몬트
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존 엠. 클락 3세
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Abstract

일렬로 자동 정렬되는 전도 재료체의 중간 스트립은 EEPROM내의 드레인 영역의 칼럼에서의 대응 부재내에 각 드레인 영역과 접속되도록 형성된다. 또한 대응하는 일련의 금속 비트선은 일련의 전도 재료체의 중간 스트립과 일정 간격으로 접속되도록 형성된다. 플래시 EEPROM의 메모리 셀의 드레인에 자동 정렬된 전도 재료체의 중간 스트립을 사용함으로써 각 드레인 접속에 필요한 영역을 상당히 축소할 수가 있다. 일련의 중간 스트립을 일정 간격으로 접속시키기 위해 일련의 금속 비트선을 이용함으로써 금속 비트선을 형성하는데 있어 통상적인 기술 방법을 사용하는 것이 가능하다.

Description

금속 비트선 -드레인 접점을 형성하는데 소요되는 영역이 작은 밀도 증가형 플래시 EPROM(AN INCREASED-DENSITY FLASH EPROM THAT REQUIRES LESSAREA TO FROM THE METAL BIT LINE-TO-DRAIN CONTACTS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 내지 제7도는 본 발며의 구조를 설명하는 플래시 EEPROM 어레이(100)의 일부분에 대한 평면도.

Claims (21)

  1. P-형 반도체 기판, 상기 반도체 기판에 형성된 복수개의 공간 이격 전계 산화물 영역, 반도체 기판내에 형성되어서, 한 쌍의 주입 채널 영역이 각 쌍의 수평 인접 전계 산화물 영역들 간에 형성되고 각 주입 채널 영역이 인접 전계 산화물 영역들과 인접하고 각 주입 채널 영역이 제1측면과 제2측면을 가지는 복수개의 주입 채널 영역, 상기 반도체 기판 상에 형성되어서, 각 드레인 영역이 각 쌍의 수평 인접 전계 산화물 영역 사이에 형성된 각 쌍의 주입 채널 영역의 제1측면과 인점하여 위치하는 복수개의 N+ 드레인 영역, 상기 반도체 기판내에 형성되어서, 상기 주입 채널 영역의 한 행에 형성된 각 주입 채널 영역의 제2측면과 주입 채널 영역의 인접 행에 형성된 각 주입 채널 영역의 제2측면이 상기 하나의 공통 소오스 비트선에 의하여 인접하는 복수개의 공통 소오스 비트선, 상기 반도체 기판내에 형성된 게이트 절연층, 제1게이트 절연층 상에 형성되어서, 각 스택형 게이트 구조가 하나의 채널 영역과 각 인접 전계 산화물 영역의 일부분 상에 형성되는 복수개의 스택형 의 게이트 구조, 게이트 절연층과 스택형의 게이트 구조 상에 형성되어서, 각 워드선이 상부에 형성되어 스택형의 게이트 구조의 한 행에서 전체 스택형의 게이트 구조들을 상호 접속시키는 복수개의 워드선, 각 워드선상에 형성된 제1절연층, 제2절연층의 각 스트립이 하나의 공통 소오스 비트선의 일부분상에 형성되는 제2절연층의 복수개의 스트립, 각 이격층의 각 스트립이 각 드레인 영역의 일부분 및 드레인 영역의 각 행에서 수평인접 전계 산화물 영역을 덮으며, 또한 하나의 워드선, 하부의 스택형의 게이트 구조, 및 상부의 제1절연층과 인접하는 이격층의 복수개의 스트립, 상기 제2절연층의 일련의 스트립, 이격층 스트립, 제1절연층 및 각 드레인 영역 상에 형성되어서, 각 중간 접속 스트립이 드레인 영역의 한 컬럼에서 각 드레인 영역을 서로 접속시키는 복수개의 중간접속 스트립, 관통하여 형성된 복수개의 금속 비트선 접속개구를 지니며, 제2절연층, 워드선 반도체 기판 및 준간 접속 스트립 상에 형성되어서, 각 중간 접속 스트립이 금속 비트선 접속 개구에 의해 주기적으로 노출되는 제3절연층, 및 상기 제3절연층과 각 중간 접속 스트립의 노출 부분 상에 형성되어서, 각 금속 비트선은 하나의 중간 접속 스트립의 노출 부분들을 상호 접속하는 복수개의 금속비트선을 포함하는 밀도 증가형 플래시 EEPROM
  2. 제1항에 있어서, 상기 각 스택형의 게이트 구조는 산화물 - 질화물 - 산화물(ONO) 에지 산화물층, 제1폴리실리콘층 단부를 갖는 산화물-질화물-산화물(ONO)층을 포함하며, 각 에지 산화물층은 제1폴리실리콘층층의 단부와 산화물-질화물-산화물(ONO)층 상에 형성되며, 상기 에지 산화물층은 제1폴리실리콘층을 워드선과 절연시키는 밀도 증가형 플래시 EEPROM.
  3. 제2항에 있어서, 각 워드선은 제2폴리실리콘층과 제2폴리실리콘층 상에 형성된 텅스텐 실리사이드층을 포함하는 밀도 증가형 플래시 EEPROM.
  4. 제3항에 있어서, 상기 제1절연층은 산화물인 밀도 증가형 플래시 EEPROM.
  5. 제4항에 있어서, 제2절연층의 각 스트립은 증착 산화물인 밀도 증가형 플래시 EEPROM.
  6. 제5항에 있어서, 각 중간 접속 스트립은 내화성 금속인 밀도 증가형 플래시 EEPROM.
  7. 제2항에 있어서, 각 워드선은 도프된 제2폴리실리콘층을 포함하는 밀도 증가형 플래시 EEPROM.
  8. 제6항에 있어서, 상기 제3절연층은 BPSG인 밀도 증가형 플래시 EEPROM.
  9. 제1항에 있어서, 각 중가 접속 스트립은 16 드레인 영역 및 32 드레인 영역마다 금속 비트선 접속 개구에의해 노출 되는 밀도 증가형 플래시 EEPROM.
  10. P-형 반도체 기판, 상기 반도체 기판에 형성된 복수개의 공간 이격 전계 산화물 영역, 반도체 기판내에 형성된 한 쌍의 주입 채널 영역이 각 쌍의 수평 인접 전계 산화물 영역들 간에 형성되고, 각 주입 채널 영역이 인접 전계 산화물 영역들과 인접하고, 각 주입 채널 영역이 제1측면과 제2측면을 가지는 복수개의 주입 채널영역, 상기 반도체 기판 상에 형성되어서, 각 드레인 영역이 각 쌍의 수평 인접 전계 산화물 영역 사이에 형성된 각 쌍의 주입 채널 영역의 제1측면과 인접하여 위치하는 복수개의 N+ 드레인 영역, 상기 반도체 기판내에 형성되어서, 상기 주입 채널 영역의 한 행에 형성된 각 주입 채널 영역의 제2측면과 주입 채널 영역의 인접행에 형성된 각 주입 채널 영역의 제2측면이 상기 하나의 공통 소오스 비트선에 의하여 인접하는 복수개의 공통 소오스 비트선, 상기 반도체 기판내에 형성된 게이트 절연층, 제1게이트 절연층 상에 형성되어서, 각 스택형의 게이트 구조의 하나의 채널 영역과 각 인접 전계 산화물 영역의 일부분 상에 형성되는 복수개의 스택형의 게이트 구조, 게이트 절연층과 스택형의 게이트 구조 상에 형성되어서, 각 워드선이 상부에 형성되어스택형의 게이트 구조의 한 행에서 전체 스택형의 게이트 구조들을 상호 접속시키며, 각 워드선이 복수개의워드선 접속 영역을 가지는 복수개의 워드선, 각 워드선 상에 형성되며, 각 제1절연층이 워드선 접속 영역을 노출하는 복수개의 제1워드선 개구를 가지는 제1절연층, 제2절연층의 각 스트립이 하나의 공통 소오스 비트선의 일부분 상에 형성되는 제2절연층의 복수개의 스트립, 각 이격층의 각 스트립이 각 드레인 영역의 일부분 및 드레인 영역의 각 행에서 수평 인접 전계 산화물 영역을 덮으며, 또한 하나의 워드선, 하부의 스택형의 게이트 구조, 및 상부의 제1절연층과 인접하는 이격층의 복수개의 스트립, 상기 제2절연층의 일련의 스트립, 이격층 스트립, 제1절연층 및 각 드레인 영역 상에 형성되어서, 각 중간 접속 스트립이 드레인 영역의 한 컬럼에서 각 드레인 영역을 서로 접속시키는 복수개의 중간접속 스트립, 관통하여 형성된 복수개의 금속 비트선 접속 개구를 지니며, 제2절연층, 워드선, 반도체 기판 및 중간 접속 스트립 상에 형성되어서, 각 중간 접속 스트립이 금속 비트선 접속 개구에 의해 주기적으로 노출되며, 또한 하나의 제2워드선이 하나의 제1워드선개구와 일치하는 제3절연층, 상기 제3절연층과 각 중간 접속 스트립의 노출 부분 상에 형성되어서, 각 금속 비트선이 하나의 중간 접속 스트립의 노출 부분들을 상호 접속하는 복수개의 금속 비트선, 관통하여 형성된복수개의 제3워드선 개구를 지니며, 제3절연층과 복수개의 비트선 상에 형성되어서 하나의 워드선 개구가 하나의 제2워드선 개구와 일치하는 제4절연층, 및 제4절연층과 워드선 접속 영역의 노출 부분들 상에 형성되어서, 각 금속 워드선이 하나의 워드선에서 각 워드선 접속 영역의 노출 부분들을 상호 접속시키는 복수개의 금속워드선을 포함하는 밀도 증가형 플래시 EEPROM.
  11. P-형 반도체 기판을 제공하는 단계, 상기 반도체 기판에 형성된 복수개의 공간 이격 전계 산화물 영역을 형성하는 단계, 반도체 기판내에 형성된 복수개의 제1주입 채널 영역을 형성하여서, 한 쌍의 상기 주입 채널 영역이 각 쌍의 수평 인접 전게 산화물 영역들 간에 형성되고, 각 주입 채널 영역이 인접 전계 산화물 영역들과 인접하고, 각 주입 채널 영역이 제1측면과 제2측면을 가지는 단계, 반도체 기판 상에 제1게이트 절연층을 형성하는 단계, 상기 제1게이트 절연층 상에 제1전도 재료층을 형성하는 단계, 상기 제1전도 재료층 상에중간 절연층을 형성하는 단계, 절연층/전도 재료층의 복수개의 스트립을 한정하기 위하여 상기 중간 절연층과제1전도 재료층을 에칭하는 단계, 절연층/전도 재료층의 복수개의 스트립과 전계 산화물 영역 및 반도체 기판상에 제2전도 재료층을 형성하는 단계, 제2전도 재료층 상에 제3도 재료층을 형성는 단계, 제3전도 재료층상에 제1절연층을 형성하는 단계, 복수개의 워드선을 한정하기 위하여 제1절연층, 제3전도 재료층, 제2전도 재료층을 에칭하는 단계, 복수개의 부동 게이트 메모리 셀을 형성하기 위하여 중간 절연층과 제1전도 재료층을 에칭하는 단계, 각 드레인 영역이 각 쌍의 주입 채널 영역의 제1측면과 인접하도록 반도체 기판에서의 복수개의 N+ 매몰 드레인 영역을 형성하는 단계, 상기 반도체 기판내에 형성된 복수개의 공통 소오스 비트선을 형성하여서 상기 주입 채널 영역의 한 행에 형성된 각 주입 채널 영역의 제2측면과 주입 채널 영역의 인접 행에형성된 각 주입 채널 영역의 제2측면이 상기 하나의 공통 소오스 비트선에 의하여 인접하는 단계, 상기 하나의공통 소오스 비트선 상에 제2절연층의 각 스트립이 형성되도록 복수개의 제2절연층의 스트립을 형성하는 단계, 이격층의 복수개의 스트립을 형성하여서, 각 이격층의 각 스트립이 각 드레인 영역의 일부분 및 드레인 영역의 각 행에서 수평 인접 전계 산화물 영역을 덮으며, 또한 하나의 워드선, 하부의 스택형의 게이트 구조, 및 상부의 제1절연층과 인접하는 단계, 상기 제2절연층의 일련의 스트립, 이격층 스트립, 제1절연층 및 각 드레인 영역 상에 형성된 복수개의 중간 접속 스트립을 형성하여서, 상기 각 중간 접속 스트립이 드레인 영역의 한 칼럼에서 각 드레인 영역을 서로 접속시키는 단계, 관통하여 형성된 복수개의 금속 비트선 접속 개구를 갖는 제3절연층을 제2절연층, 워드선, 반도체 기판 및 중간 스트립 상에 형성하여서, 각 중간 접속 스트립이 금속 비트선 접곡 개구에 의해 주기적으로 노출되는 단계, 및 상기 제3절연층과 각 중간 접속 스트립의 노출 부분상에 형성된 복수개의 금속 비트선을 형성하여서, 각 금속 비트선이 하나의 중간 접속 스트립의 노출 부분들을 상호 접속하는 단계를 포함하는 밀도증가형 플래시 EEPROM 어레이 제조방법.
  12. 제11항에 있어서, 복수개의 중간 접속 스트립을 형성하는 단계에는, 제2절연층의 스트립과, 제1절연층의 스트립 및 각 드레인 영역의 노출부분 상에 제4전도 재료층을 형성하는 단계와, 각 중간 접속 스트립이 드레인 영역의 항 칼럼에서 각 드레인 영역의 노출 부분을 상호 접속하도록 복수개의 중간 접속 스트립을 형성하도록 제4전도 재료층을 에칭하는 단계를 포함하는 밀도 증가형 플래시 EEPROM 어레이 제조 방법.
  13. 제11항에 있어서, 제1게이트 절연층을 주변 영역에서 제거하는 단계와, 제2게이트 절연층을 주변 영역상에 형성하는 단계와, 복수개의 제2주입 채널 영역 주변 영역 내에 형성하는 단계를 포함하는 밀도 증가형 플래시 EEPROM 어레이의 제조 방법.
  14. 제14항에 있어서, 제1절연층은 산화물인 밀도 증가형 플래시 EEPROM 어레이의 제조 방법.
  15. 제11항에 있어서, 제2절연 스트립은 순응적 증착 산화물인 밀도 증가형 플래시 EEPROM 어레이의 제조 방법.
  16. 제11항에 있어서, 각 중간 접속 스트립은 내화성 금속인 밀도 증가형 플래시 EEPROM 어레이의 제조 방법.
  17. 제11항에 있어서, 상기 제3절연층은 BPSG인 밀도 증가형 플래시 EEPROM 어레이의 제조 방법.
  18. 제11항에 있어서, 각 중간 접속 스트립은 16 드레인 영역 및 32 드레인 영역마다 금속 비트선 접속 개구에 의해 노출되는 밀도 증가형 플래시 EEPROM 어레이의 제조 방법.
  19. 제11항에 있어서, 제3절연층과 복수개의 금속 비트선 상에 제4절연층을 형성하는 단계와 각 워드선이 일정 간격으로 노출되도록, 제4절연층, 제3절연층 및 제1절연층 사이에 일련의 워드선 개구를 형성하는 단계와, 각 금속 워드선이 한 워드선의 노출부들을 접속하도록 제4절연층과 워드선 노출부 상에 복수개의 금속 워드선을 형성하는 단계를 포함하는 밀도 증가형 플래시 EEPROM 어레이 제조 방법.
  20. 제19항에 있어서, 제4절연층은 제3절연층 및 금속 비트선 상에 형성된 제1플라즈마 화학 증착 산화물로 구성된 복합 절연층과, 제1프라즈마 상에 형성된 스핀-온-글래스 상에 형성된 제2플라즈마 화학 증착 산화물을 포함하는 밀도 증가형 플래시 EEPROM 어레이의 제조 방법.
  21. 제4항에 있어서, 각 이격 재질의 각 스트립은 순응 증착된 산화물인 밀도 증가형 플래시 EEPROM 어레이의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950703411A 1993-12-16 1994-12-15 금속 비트선-드레인 접점을 형성하는데 소요되는 영역이 작은 밀도 증가형 플래시 eprom(an increased-density flash eprom that requires lessarea to from the metal bit line-to-drain contacts) KR960701473A (ko)

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