KR960043529A - 러버밴드 논리회로 - Google Patents
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Abstract
본 발명은 제1주파수 종속 지연기간만큼 기준클럭으로부터 지연되는 제1클록과 연결하기 위한 제1클록 터미날과 제2주파수 종속지연기간만큼 기준클록으로부터 지연되는 제2클록과 연결하기 위한 제2클록 터미날을 포함하는 기준클럭에 대응하는 논리입력을 평가하는 회로에 관계한다. 본 회로는 제1클록 터미날과 제2클록 터미날에 연결되는 펄스발생회로를 포함하는 제1회로단계를 더욱 포함한다. 한 구체예에서 제1회로단계는 출력터미날, 출력터미날에 연결되는 평가장치 및 펄스발생회로 및 출력터미날에 연결되는 사전충전장치, 제3클록터미날, 및 제1논리레벨, 제3주파수 종속 지연기간만틈 기준클록으로부터 지연되는 제3클록을 더욱 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 한 측면에 따른 NAND 게이트 기초 러버밴드 논리회로도, 제4도는 평가 및 사전충전동안 제3도 회로의 노드의 논리상태와 러버밴드 클록간의 관계를 보여주는 타이밍도표.
Claims (22)
- 제1주파수 종속 지연기간 만큼 기준클럭으로부터 지연되는 제1클록과 연결하기 위한 제1클록 터미날; 제2주파수 종속 지연기간 만큼 기준클록으로부터 지연되는 제2클록과 연결하기 위한 제2클록 터미날; 그리고 상기 제1클록 터미날과 상기 제2클록 터미날에 연결된 펄스 발생회로, 출력 터미날, 상기 출력 터미날과 상기 펄스 발생회로에 연결된 평가장치, 및 상기 출력 터미날과 제1논리레벨과 제3주파수 종속 지연기간 만큼 기준클록으로부터 지연되는 제3클록에 연결되는 사전충전장치를 포함하는 제1회로단계를 포함하여 기준클록에 대응하는 논리입력을 평가하는 회로.
- 제1항에 있어서, 상기 제3주파수 종속지연 기간이 상기 제1주파수 종속지연 기간과 유사함을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제3주파수 종속지연 기간이 상기 제1주파수 종속지연 기간과 상기 제2주파수 종속지연 기간 보다 긴 것을 특징으로 하는 회로.
- 제3항에 있어서, 상기 펄스 발생회로가 상기 평가장치에 연결된 인버터 출력을 갖는 제1인버터와 제1데이타 터미날에 연결된 제1게이트 요소입력, 상기 제1클록 터미날에 연결된 제2게이트 요소입력, 상기 제2클록 터미날에 연결된 제3게이트 요소입력, 및 상기 제1인버터에 연결된 게이트 요소출력을 갖는 게이트 요소 게이트를 포함함을 특징으로 하는 회로.
- 제4항에 있어서, 상기 제1인버터가 상기 제1논리레벨, 상기 평가장치 및 상기 게이트 요소출력에 연결된 제1p-채널장치와 상기 제1p-채널장치, 상기 평가장치, 상기 제3클록 터미날 및 제2논리레벨에 연결된 제1n-채널장치를 더욱 포함함을 특징으로 하는 회로.
- 제5항에 있어서, 상기 제1단계가 제2인버터 입력과 제2인버터 출력을 갖는 제2인버터를 더욱 포함하며 상기 제2인버터 입력이 상기 제3클록 터미날에 연결되며 상기 제2인버터 출력이 상기 사전충전장치의 제어터미날에 연결됨을 특징으로 하는 회로.
- 제6항에 있어서, 제2단계 출력터미날, 상기 제2단계 출력터미날에 연결된 제2단계 평가장치 및 상기 제2단계 출력터미날과 상기 제1논리 레벨에 연결된 제2단계 사전충전장치; 및 상기 제1회로단계의 상기 출력터미날과 상기 제2단계 평가장치간에 직렬로 연결된 제3인버터를 포함하는 제2회로단계를 더욱 포함함을 특징으로 하는 회로.
- 제7항에 있어서, 상기 펄스발생회로가 상기 제1클록터미날과 상기 제2클록터미날의 평가 싸이클에 대응하는 데이타 펄스를 발생함을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제2주파수 종속 지연기간이 상기 제1주파수 종속지연 기간과 동일함을 특징으로 하는 회로.
- 제1항에 있어서, 상기 펄스발생회로가 상기 평가장치에 연결된 인버터출력을 갖는 제1인버터; 및 데이타 터미날에 연결된 제1게이트 요소 입력, 상기 제1클록 터미날에 연결된 제2게이트 요소 입력, 상기 제2클록 터미날에 연결된 제3게이트 요소 입력, 및 상기 제1인버터의 입력에 연결된 게이트 요소 출력을 포함함을 특징으로 하는 회로.
- 논리회로의 사전충전 노드에 사전충전 펄스를 제공하고; 상기 논리회로의 데이타 입력 노드에 주파수 종속 지연기간 만큼 상기 사전 충전펄스로부터 지연된 데이타 펄스를 제공하고; 상기 사전충전 펄스로 상기 논리회로의 출력노드를 사전 충전하고; 그리고 상기 출력노드의 논리상태를 유도하기 위해서 상기 데이타 펄스로 상기 논리회로의 평가장치를 사용하여 상기 논리회로로의 논리입력을 평가하는 단계를 포함하여 논리회로의 성능을 개선하는 방법.
- 제11항에 있어서, 상기 데이타펄스와 상기 사전충전 펄스가 적어도 두개의 클록에 의해 발생되며 상기 적어도 두개의 클록은 기준클록으로부터 유도된 클록이며 서로에 대해 상이 이동됨을 특징으로 하는 방법.
- 제12항에 있어서, 상기 두개의 클록이 PLL 회로를 사용하여 상기 기준클록으로부터 발생됨을 특징으로 하는 방법.
- 제1주파수 종속 지연기간 만큼 기준클록으로부터 지연되는 제1클록을 갖는 제1클록 터미날을 제공하고; 제2주파수 종속 지연기간 만큼 기준클록으로부터 지연되는 제2클록을 갖는 제2클록 터미날을 제공하고; 그리고 상기 제1클록 터미날과 상기 제2클록 터미날에 펄스 발생회로를 연결하고, 출력 터미날을 제공하고, 상기 출력 터미날과 상기 펄스 발생회로에 제1단계 평가장치를 연결하고, 상기 출력 터미날과 제1논리레벨과 제3주파수 종속 지연기간 만큼 기준클록으로부터 지연되는 제3클록에 사전충전장치를 연결하는 제1회로단계를 제공하여 회로의 성능을 개선하는 방법.
- 제14항에 있어서, 상기 펄스발생회로를 제공하는 상기 단계가 제1인버터를 제공하고; 상기 제1단계 평가 장치에 상기 제1인버터의 출력터미날을 연결하고; 그리고 상기 게이트요소 게이트의 제1게이트 요소 입력을 데이타 터미날에, 상기 게이트 요소 게이트의 제2게이트 요소 입력을 상기 제1클록 터미날에, 상기 게이트 요소 게이트의 제3게이트 요소입력을 상기 제2클록 터미날에, 상기 게이트 요소 게이트의 게이트 요소 출력을 상기 제1인버터의 입력에 연결하는 것을 포함함을 특징으로 하는 방법.
- 제15항에 있어서, 상기 제1인버터를 제공하는 상기 단계가 제1p-채널장치를 제공하고; 상기 제1p-채널장치를 상기 제1논리레벨, 상기 제1단계 평가장치 및 상기 게이트 요소출력에 연결하고; 제1n-채널장치와 제4클록을 갖는 제4클록 터미날을 제공하고 (상기 제3클록은 상기 제4클록의 역전된 버젼이다); 그리고 상기 제1n-채널장치를 상기 제1p-채널장치, 상기 제1단계 평가장치, 상기 제4클록 터미날, 및 제2논리레벨에 연결하는 것을 포함함을 특징으로 하는 방법.
- 제16항에 있어서, 상기 제1인버터를 제공하는 상기 단계가 제2단계 출력 터미날을 제공하고, 상기 제2단계 평가장치를 상기 제2단계 출력 터미날에 연결하고, 제2단계 사전충전장치를 상기 제2단계 출력 터미날과 상기 제1논리레벨에 연결하고; 그리고 상기 제1회로단계의 상기 출력터미날과 상기 제2단계 평가장치간에 제2인버터를 직렬로 연결하는 것을 포함함을 특징으로 하는 방법.
- 제17항에 있어서, 다수의 평가장치를 제공하는 단계를 더욱 포함하고, 상기 다수의 평가장치 각각은 논리입력에 연결되고 상기 다수의 평가장치중 제1평가장치가 상기 제2논리레벨에 연결되고 제2평가장치가 상기 제1단계 평가장치에 연결됨을 특징으로 하는 방법.
- 제18항에 있어서, 상기 다수의 평가장치와 상기 제1단계 평가장치의 합은 상기 제1회로단계로의 논리입력의 수와 동일함을 특징으로 하는 방법.
- 기준클록의 주파수에 반응하여 변하는 사전충전 펄스폭을 한정하는 사전충전 펄스 활성화 모서리와 사전 충전 펄스 탈활성화 모서리를 갖는 사전충전 펄스를 제공하는 사전충전 노드; 기준 클록 주파수에 반응하여 변하는 데이타 펄스폭을 한정하는 데이타 펄스 활성화 모서리와 데이타 펄스 탈활성화 모서리를 갖는 데이타 펄스를 데이타 유효 싸이클동안 제공하는 데이타 입력노드(상기 데이타 펄스 활성화 모서리는 주파수 종속지연 만큼 상기 사전충전 펄스 탈활성화 모서리로부터 지연된다); 다수의 평가장치중 제1평가장치는 상기 데이타 입력노드에 연결되며 제2평가장치는 제1논리레벨에 연결되는 다수의 평가장치; 상기 사전충전 노드에 연결된 출력노드; 그리고 상기 사전충전 노드, 상기 출력노드 및 제2논리레벨에 연결된 사전충전장치(상기 사전충전 장치는 상기 출력노드를 상기 사전충전 펄스에 반응하는 상기 제2논리레벨에 연결시킨다)를 포함하는 회로.
- 제20항에 있어서, 상기 데이타 펄스 활성화 모서리와 상기 사전충전 펄스 탈활성화 모서리가 적어도두개의 클록에 의해 발생되며 상기 적어도 두개의 클록은 서로에 대해 상 이동되는 클록을 나타냄을 특징으로 하는 회로.
- 제21항에 있어서, 상기 2개의 클록이 PLL 회로를 사용하여 상기 기준클록으로부터 발생됨을 특징으로 하는 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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