Claims (3)
디지탈 신호를 송수신하는 장치에 있어서, 송신되는 두 개의 논리 레벨로 표현되는 복수개의 디지탈 신호들을 다수개의 논리 레벨로 표현되는 하나의 디지탈 신호로 부호화하여 출력하는 디멀티 플렉서(13, 23)와; 상기 다수개의 논리 레벨로 표현되는 하나의 디지탈 신호를 상기 두 개의 논리 레벨로 표현되는 복수개의 디지탈 신호를 복호하여 출력하는 멀티플렉서(14, 24)를 구비하는 디지탈 데이타 전송 장치.An apparatus for transmitting and receiving a digital signal, comprising: a demultiplexer (13, 23) for encoding and outputting a plurality of digital signals represented by two logic levels to be transmitted into one digital signal represented by a plurality of logic levels; And a multiplexer (14, 24) for decoding and outputting one digital signal represented by said plurality of logic levels and said plurality of digital signals represented by said two logic levels.
제1항에 있어서, 상기 디멀티 플렉서(13, 23)는 하이 상태를 나타내는 제1논리 레벨과 로우 상태를 나타내는 제2논리 레벨로 표현되는 디지탈 데이타가 인가되는 제1, 제2데이타 입력 단자(DI1, DI2)와; 상기 제1, 제2데이타 입력 단자(DI1, DI2)로부터 인가되는 디지탈 데이타를 반전시켜 출력하는 제1, 제2인버터(I1, I2)와; 상기 제1데이타 입력 단자(DI1)와 상기 제2인버터(I2)의 출력을 논리 곱하여 로우 레벨을 제1논리 레벨로 하이 레벨을 제3논리 레벨로 하여 출력하는 제1엔드 게이트(A11)와; 상기 제2데이타 입력 단자(DI2)와 상기 제1인버터의 출력을 논리 곱하여 로우 레벨을 제1논리 레벨로 하이 레벨을 제4논리 레벨로 하여 출력하는 제2엔드게이트(A12)와; 상기 제1, 제2데이타 입력 단자(DI1, DI2)의 출력을 논리곱하여 로우 레벨을 제1논리 레벨로 하이 레벨을 제2논리 레벨로 하여 출력하는 제3엔드 게이트(AI3)를 구비하는 디지탈 데이타 전송 장치.The first and second data input terminals of claim 1, wherein the demultiplexers 13 and 23 are applied with digital data represented by a first logic level indicating a high state and a second logic level indicating a low state. (DI1, DI2); First and second inverters I1 and I2 inverting and outputting digital data applied from the first and second data input terminals DI1 and DI2; A first end gate A11 for performing a logic multiplication on the output of the first data input terminal DI1 and the second inverter I2 to output a low level as a first logic level and a high level as a third logic level; A second end gate A12 for performing a logic multiplication on the output of the second data input terminal DI2 and the first inverter to output a low level as a first logic level and a high level as a fourth logic level; Digital data having a third end gate AI3 for outputting the output of the first and second data input terminals DI1 and DI2 by performing a logical multiplication on the output of the first and second data input terminals DI1 and DI2. Transmission device.
제2항에 있어서, 상기 멀티 플렉서(14, 24)는, 상기 제2논리 레벨이 인가에 따라 선택적으로 구동하여 제1 또는 제2논리 레벨을 출력하는 제1스위칭용 트랜지스터(Q1)와; 상기 제4논리 레벨이 인가시에 구동하여 제1 또는 제2논리 레벨을 출력하는 제2스위칭용 트랜지스터(Q2)와; 상기 제3논리 레벨이 인가시에 구동하여 제1 또는 제2논리 레벨을 출력하는 제3스위칭용 트랜지스터(Q3)와; 상기 제1 및 제2스위치용 트랜지스터(Q1, Q2)로부터 인가되는 논리 레벨을 논리 합하여 디지탈 데이타로서 출력하는 제1오와 게이트(OR1)와; 상기 제1 및 제2스위치용 트랜지스터(Q1, Q2)로부터 인가되는 논리 레벨을 배타적 논리 합하여 반전시켜 출력하는 배타적 노아 게이트(EX-NOR1)와; 상기 제3스위치용 트랜지스터(Q3)로부터 인가되는 논리 레벨과 상기 배타적 노아 게이트(EX-NOR1)로부터 인가되는 논리 레벨을 논리 곱하여 출력하는 제4앤드 게이트(A21)를 구비하는 디지탈 데이타 전송 장치.3. The transistor of claim 2, wherein the multiplexer (14, 24) comprises: a first switching transistor (Q1) for selectively driving the second logic level to output a first or second logic level; A second switching transistor Q2 for driving when the fourth logic level is applied and outputting a first or second logic level; A third switching transistor (Q3) for driving when the third logic level is applied and outputting a first or second logic level; A first ohmic gate (OR1) for logical sum of the logic levels applied from the first and second switch transistors (Q1, Q2) and output as digital data; An exclusive NOR gate (EX-NOR1) for inverting and outputting the logic levels applied from the first and second switch transistors (Q1, Q2) by exclusive logic sum; And a fourth end gate (A21) for performing a logic multiplication between the logic level applied from the third switch transistor (Q3) and the logic level applied from the exclusive NOR gate (EX-NOR1).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.