Claims (4)
N비트 입력데이타 중 최대 2의 승수에 해당하는 비트데이타를 입력으로 하여 제1소정의 쉬프트길이에 따라 쉬프트시켜 최종(N/2)비트 출력데이타의 상위 비트를 형성하기 위한 상위비트처리부 : 상기 N비트 입력데이타 중 소정 비트의 데이타를 입력으로 하여 제2소정의 쉬프트길이에 따라 쉬프트시켜 상기 (N/2)비트 출력데이타의 하위 비트를 형성하기 위한 하위비트처리부; 및 상기 상위비트처리부에서 출력되는 상위 비트 데이타에 상기 하위비트처리부에서 출력되는 하위 비트 데이타를 부가하여 출력하는 가산기를 포함하는 것을 특징으로 하는 배럴 쉬프터 회로.An upper bit processing unit for forming an upper bit of the final (N / 2) bit output data by shifting the bit data corresponding to a multiplier of up to two of the N bit input data according to a first predetermined shift length: A lower bit processor for inputting data of a predetermined bit among bit input data and shifting the second bit according to a second predetermined shift length to form a lower bit of the (N / 2) bit output data; And an adder for adding and outputting the lower bit data output from the lower bit processor to the upper bit data output from the upper bit processor.
제1항에 있어서, 상기 N 비트 입력데이타는 2의 승수가 아닌 것을 특징으로 하는 배럴 쉬프터회로.The barrel shifter circuit of claim 1, wherein the N bit input data is not a multiplier of two.
제1항에 있어서, N이 68비트인 경우 상기 상위비트처리부는 64-32 배럴 쉬프터로 구성되어 상위 32비트 데이타를 출력하고, 상기 하위비트처리부는 하위 2배트 데이타를 출력하는 것을 특징으로 하는 배럴 쉬프터 회로.The barrel according to claim 1, wherein when N is 68 bits, the upper bit processing unit is configured with a 64-32 barrel shifter to output upper 32 bit data, and the lower bit processing unit outputs lower 2 bat data. Shifter circuit.
제1항에 있어서, N이 34비트인 경우 상기 상위비트처리부는 34-17 배럴 쉬프터로 구성되어 상위 17비트 데이타를 출력하고, 상기 하위비트처리부는 하위 1비트 데이타를 출력하는 것을 특징으로 하는 배럴 쉬프터회로.The barrel according to claim 1, wherein when N is 34 bits, the upper bit processing unit is configured as a 34-17 barrel shifter to output upper 17 bit data, and the lower bit processing unit outputs lower 1 bit data. Shifter circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.