KR960039157A - 매립형 접촉 구조를 가진 반도체 장치의 제조 방법 - Google Patents
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Abstract
티타늄 질화막(15)를 포함하는 도전층 상에 블랭킷 텅스텐 층(16)이 피착된 후, 티타늄 질화물(TiN)막(15)의 표면이 노출될 때까지 SF6를 플라즈마를 사용하여 에칭 백되는 텅스텐 플러그의 형성 방법이 개시되었다. 이때, SF6내의 플로오르는 TiN막의 표면에 부착된다. 따라서, 처리된 웨이퍼는 진공 분위기에 넣어 TiN막의 표면으로부터 플로오르를 제거하기 위해 제거 단계를 수행한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A 내지 1E도는 본 발명의 실시예에 따른 반도체 장치를 제조하는 각 단계들은 도시한 횡단면도.
Claims (11)
- 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 티타늄을 함유한 도전층을 형성하는 단계 ; 상기 도전층 상에 텅스텐 막을 형성하는 단계 ; 상기 도전층의 표면이 노출될 때까지, 플로오르를 함유한 반응 가스를 사용하여 상기 텅스텐 막을 에칭 백하는 단계 ; 및 상기 도전층의 표면으로부터 플로오르를 제거한는 단계를 포함하여, 상기 반도체 기판은 상기 에칭 백 단께 후부터 상기 제거 단계까지 진공 분위기 내에 방치되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 제거 단계는 비활성 가스 내에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 제거 단계는 220℃이상의 온도에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 제거 단계는 수소 플라즈마 가스 내에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 장치를 제조하는 방법에 있어서, 반도체 기판 상에 절연막을 형성하는 단계 ; 상기 반도체 기판의 일부를 노출시키기 위해 상기 절연막 내에 홀을 선택적으로 형성하는 단계 ; 상기 절연막 및 상기 반도체 기판의 일부와 접촉하여 티타늄 질화물을 함유한 장벽층을 형성하는 단계 ; 텅스텐 블랭킷 층을 형성하기 위해 상기 장벽층 상에 텅스텐을 피착하는 단계 ; 상기 정벽층의 표면이 노출되어 상기 홀을 채우는 텅스텐 플러그를 형성할 때 까지, 플로오르를 함유한 반응 가스를 사용하여 상기 텅스텐 블랭킷 층을 에칭 백하는 단계 ; 상기 텅스텐 플러그를 가진 상기 반도체 기판을 비활성 가스를 함유한 진공분위기 내에 방치하는 단계 ; 및 상기 장벽층의 표면으로부터 플로오르를 제거하기 위해 상기 진공 분위기로부터 상기 반도체 기판을 해제하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제5항에 있어서, 상기 제거 단계는 비활성 가스 내에거 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제6항에 있어서, 상기 제거 단계는 220℃ 이상의 온도에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제5항에 있어서, 상기 제거 단계는 수소 플라스마 가스 내에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1 챔버, 제2 챔버, 및 상기 제1 챔버와 상기 제2 챔버 사이에 결합된 진공 챔버를 가지는 장치를 사용하여 반도체 장치를 제조하는 방법에 있어서, 티타늄을 함유한 도전층 및 상기 도전층 상에 형성된 텅스텐 층을 포함하는 반도체 웨이퍼를 상기 제1 챔버 내에 넣는 단계 ; 상기 제1 챔버 내에서 상기 텅스텐 층을 에칭 백하는 단계 ; 상기 제1챔버로부터 상기 웨이퍼를 꺼내어 상기 진공 챔버를 통해 상기 제2챔버 내에 넣는 단계 ; 및 상기 제2 챔버 내에서 상기 도전층의 표면으로부터 플로오르를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제9항에 있어서, 상기 제거 단계는 비활성 가스 내에서 수행되는 것을 특징으로 하는 반도체 장치 제조치 제조 방법.
- 제9항에 있어서, 상기 제거 단계는 수소 플라즈마 가스 내에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP95-125677 | 1995-04-27 | ||
JP7125677A JP2836529B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960039157A true KR960039157A (ko) | 1996-11-21 |
KR100259692B1 KR100259692B1 (ko) | 2000-06-15 |
Family
ID=14915938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960013119A KR100259692B1 (ko) | 1995-04-27 | 1996-04-26 | 매립형 접촉 구조를 가진 반도체 장치의 제조 방법 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5731225A (ko) |
EP (1) | EP0740336B1 (ko) |
JP (1) | JP2836529B2 (ko) |
KR (1) | KR100259692B1 (ko) |
DE (1) | DE69622781T2 (ko) |
TW (1) | TW298673B (ko) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5946596A (en) * | 1996-10-18 | 1999-08-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing polycide line deformation by polycide hardening |
IT1293536B1 (it) * | 1997-07-14 | 1999-03-01 | Consorzio Eagle | Procedimento di metallizzazione multilivello ad alta planarizzazione per dispositivi a semiconduttore |
JP2937998B1 (ja) * | 1998-03-16 | 1999-08-23 | 山形日本電気株式会社 | 配線の製造方法 |
US6982226B1 (en) * | 1998-06-05 | 2006-01-03 | Agere Systems Inc. | Method of fabricating a contact with a post contact plug anneal |
KR100284283B1 (ko) * | 1998-08-31 | 2001-04-02 | 김영환 | 반도체소자의배선형성방법 |
US6670267B2 (en) | 2001-06-13 | 2003-12-30 | Mosel Vitelic Inc. | Formation of tungstein-based interconnect using thin physically vapor deposited titanium nitride layer |
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KR20030052828A (ko) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
JP4798688B2 (ja) | 2004-08-26 | 2011-10-19 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
EP1817298A2 (en) * | 2004-10-27 | 2007-08-15 | Danisco A/S, Danisco Intellectual Capital | Process for the preparation of lactones |
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US8652926B1 (en) * | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
US9449898B2 (en) | 2013-07-31 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having backside interconnect structure through substrate via and method of forming the same |
CN110137153B (zh) * | 2018-02-09 | 2021-03-30 | 联华电子股份有限公司 | 半导体装置及其形成方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59186326A (ja) * | 1983-04-06 | 1984-10-23 | Hitachi Ltd | プラズマ処理装置 |
US5081043A (en) * | 1988-05-06 | 1992-01-14 | Man Technologie A.G. | Method and apparatus for multielemental analysis by combustion with elemental fluorine |
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JPH04257227A (ja) * | 1991-02-08 | 1992-09-11 | Sony Corp | 配線形成方法 |
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JPH05343531A (ja) * | 1992-06-11 | 1993-12-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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JP3270196B2 (ja) * | 1993-06-11 | 2002-04-02 | 川崎マイクロエレクトロニクス株式会社 | 薄膜形成方法 |
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US5521121A (en) * | 1995-04-03 | 1996-05-28 | Taiwan Semiconductor Manufacturing Company | Oxygen plasma etch process post contact layer etch back |
-
1995
- 1995-04-27 JP JP7125677A patent/JP2836529B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-18 US US08/634,402 patent/US5731225A/en not_active Expired - Lifetime
- 1996-04-22 TW TW085104761A patent/TW298673B/zh active
- 1996-04-26 EP EP96106658A patent/EP0740336B1/en not_active Expired - Lifetime
- 1996-04-26 DE DE69622781T patent/DE69622781T2/de not_active Expired - Fee Related
- 1996-04-26 KR KR1019960013119A patent/KR100259692B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0740336B1 (en) | 2002-08-07 |
US5731225A (en) | 1998-03-24 |
JP2836529B2 (ja) | 1998-12-14 |
KR100259692B1 (ko) | 2000-06-15 |
EP0740336A2 (en) | 1996-10-30 |
EP0740336A3 (en) | 1998-01-21 |
DE69622781T2 (de) | 2003-04-10 |
TW298673B (ko) | 1997-02-21 |
DE69622781D1 (de) | 2002-09-12 |
JPH08306781A (ja) | 1996-11-22 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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B701 | Decision to grant | ||
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