Claims (6)
반도체기판 상에 콘택홀을 갖는 제1 절연층 패턴, 제2 절연층 패턴, 및 제3 절연층 패턴을 차례로 형성하는 단계; 상기 콘택홀의 측벽에 제1 스페이서를 형성하는 단계; 상기 콘택홀을 채우면서 상기 제3 절연층 패턴 전면에 도전층을 증착하는 단계; 상기 도전층 상에 축적전극 형성을 위한 마스크패턴을 이용하여 포토레지스트층 패턴을 형성하는 단계; 상기 포토레지스트층 패턴의 측벽에 절연성 물질로 제2 스페이서를 형성하는 단계; 상기 포토레지스트층 패턴과 상기 제2 스페이서를 마스크로 하여 상기 도전층을 상기 축적전극 바닥층보다 두꺼운 제1 두께만큼 이방성 식각함으로써 도전층 패턴을 형성한 후, 상기 포토레지스트층 패턴을 제거하는 단계; 상기 제2 스페이서를 마스크로 하여 축적전극 분리영역이 형성될 부분에 상기 도전층 패턴이 제2 두께를 갖도록 이방성 식각함으로써 변형된 도전층 패턴을 형성한후, 상기 제2 스페이서를 제거하는 단계; 및 축적전극 분리영역이 형성될 부분이 상기 제3 절연층 패턴이 노출되도록 상기 변형된 도전층 패턴을 전면 이방성 식각함으로써, 축적전극을 형성하는 단계를 구비하는 것을 특징으로 하는 캐패시터의 제조방법.Sequentially forming a first insulating layer pattern, a second insulating layer pattern, and a third insulating layer pattern having a contact hole on the semiconductor substrate; Forming a first spacer on a sidewall of the contact hole; Depositing a conductive layer on the entire surface of the third insulating layer pattern while filling the contact hole; Forming a photoresist layer pattern on the conductive layer using a mask pattern for forming an accumulation electrode; Forming a second spacer with an insulating material on sidewalls of the photoresist layer pattern; Removing the photoresist layer pattern after forming a conductive layer pattern by anisotropically etching the conductive layer by a first thickness thicker than the storage electrode bottom layer using the photoresist layer pattern and the second spacer as a mask; Removing the second spacer after forming the deformed conductive layer pattern by anisotropically etching the conductive layer pattern to have a second thickness in a portion where the storage electrode isolation region is to be formed using the second spacer as a mask; And forming an accumulation electrode by anisotropically etching the deformed conductive layer pattern so that the portion where the accumulation electrode isolation region is to be formed is exposed to the third insulating layer pattern.
제1항에 있어서, 상기 도전층과 상기 제2 스페이서는 각각 폴리실리콘층과 산화층으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.The method of claim 1, wherein the conductive layer and the second spacer are formed of a polysilicon layer and an oxide layer, respectively.
반도체기판 상에 콘택홀을 갖는 제1 절연층 패턴, 제2 절연층 패턴, 및 제3 절연층 패턴을 형성하는 단계; 상기 콘택홀의 측벽에 제1 스페이서를 형성하는 단계; 상기 콘택홀을 채우면서 상기 제3 절연층 패턴 전면에 도전층을 증착하는 단계; 상기 도전층 상에 축적전극 형성을 위한 마스크패턴을 이용하여 제4 절연층 패턴을 형성하는 단계; 상기 제4 절연층 패턴의 측벽에 도전성 물질로 제2 스페이서를 형성하는 단계; 상기 제4 절연층 패턴과 제2 스페이서를 마스크로 하여 상기 도전층을 상기 축적전극 바닥층 보다 두꺼운 깊이로 이방성 식각함으로써, 도전층 패턴을 형성한 후 상기 제4 절연층 패턴을 제거하는 단계; 및 축적전극 분리영역이 형성될 부분에 상기 제3 절연층 패턴이 노출되도록 상기 도전층 패턴과 상기 제2 스페이서를 전면 식각함으로써 축적전극을 형성하는 단계를 구비하는 것을 특징으로 하는 캐패시터의 제조방법.Forming a first insulating layer pattern, a second insulating layer pattern, and a third insulating layer pattern having a contact hole on the semiconductor substrate; Forming a first spacer on a sidewall of the contact hole; Depositing a conductive layer on the entire surface of the third insulating layer pattern while filling the contact hole; Forming a fourth insulating layer pattern on the conductive layer using a mask pattern for forming an accumulation electrode; Forming a second spacer on the sidewall of the fourth insulating layer pattern using a conductive material; Removing the fourth insulating layer pattern after the conductive layer pattern is formed by anisotropically etching the conductive layer to a depth thicker than the storage electrode bottom layer using the fourth insulating layer pattern and the second spacer as a mask; And forming a storage electrode by etching the conductive layer pattern and the second spacer on the entire surface to expose the third insulating layer pattern on a portion where the storage electrode isolation region is to be formed.
제3항에 있어서, 상기 도전층, 상기 제4절연층 패턴, 그리고 상기 제2 스페이서는 각각 폴리실리콘층, 산화층, 그리고 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.The method of claim 3, wherein the conductive layer, the fourth insulating layer pattern, and the second spacer are each formed of a polysilicon layer, an oxide layer, and a polysilicon layer.
반도체기판 상에 콘택홀을 갖는 제1 절연층 패턴, 제2 절연층 패턴, 및 제3절연층 패턴을 형성하는 단계; 상기 콘택홀의 측벽에 제1 스페이서를 형성하는 단계; 상기 콘택홀을 채우면서 상기 제3 절연층 패턴 전면에 도전층을 증착하는 단계; 상기 도전층 상에 축적전극 형성을 위한 마스크패턴을 이용하여 포토레지스트층 패턴을 형성하는 단계; 상기 포토레지스트층 패턴의 측벽에 절연성 물질로 제2스페이서를 형성하는 단계; 상기 포토레지스트층 패턴과 상기 제2 스페이서를 마스크로 하여 상기 도전층을 상기 축적전극 바닥층보다 두꺼운 깊이로 이방성 식각함으로써 도전층 패턴을 형성한 후, 상기 포토레지스트층 패턴을 제거하는 단계; 상기 포토레지스트층 패턴이 제거된 반도체기판 전면에 폴리실리콘층을 증착한후 이방성 식각함으로써 상기 제2 스페이서 측벽에 상기 폴리실리콘층으로 이루어진 제3 스페이서를 형성하는 단계; 및 상기 제2 스페이서를 제거한 후 축적전극 분리영역이 형성될 부분에 상기 제3 절연층 패턴이 노출되도록 상기 도전층 패턴을 전면 식각하여 축적전극을 형성하는 단계를 구비하는 것을 특징으로 하는 개패시터의 제조방법.Forming a first insulating layer pattern, a second insulating layer pattern, and a third insulating layer pattern having a contact hole on the semiconductor substrate; Forming a first spacer on a sidewall of the contact hole; Depositing a conductive layer on the entire surface of the third insulating layer pattern while filling the contact hole; Forming a photoresist layer pattern on the conductive layer using a mask pattern for forming an accumulation electrode; Forming a second spacer on the sidewall of the photoresist layer pattern with an insulating material; Removing the photoresist layer pattern after forming a conductive layer pattern by anisotropically etching the conductive layer to a depth thicker than the bottom electrode of the storage electrode using the photoresist layer pattern and the second spacer as a mask; Depositing a polysilicon layer on the entire surface of the semiconductor substrate from which the photoresist layer pattern is removed, and then anisotropically etching to form a third spacer formed of the polysilicon layer on sidewalls of the second spacer; And removing the second spacer to form a storage electrode by etching the conductive layer pattern on the entire surface so that the third insulating layer pattern is exposed at a portion where the storage electrode isolation region is to be formed. Manufacturing method.
제5항에 있어서, 상기 도전층과 상기 제2 스페이서는 각각 폴리실리콘층과 산화층으로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.6. The method of claim 5, wherein the conductive layer and the second spacer are formed of a polysilicon layer and an oxide layer, respectively.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.