KR0151022B1 - Capacitor storage electrode manufacturing method - Google Patents
Capacitor storage electrode manufacturing methodInfo
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Abstract
캐패시터의 축적전극 제조방법이 개시되어 있다. 본 발명은 축적전극 하부의 제3 절연층 패턴과 같은 물질층으로 이루어지고 차후 제거되어져야 하는 제2 스페이서 또는 제4 절연층 패턴을 이용하여 축적전극을 형성함에 있어서, 상기 제3 절연층 패턴이 노출되지 않은 상태에서 상기 제2 스페이서 또는 제4 절연층 패턴을 등방성 식각공정으로 완전히 제거한 후 후속공정을 실시함으로써, 축적전극 하부에 위치하는 축적전극 콘택홀이 입자(particle) 또는 사진공정시 패턴불량으로 인하여 형성되지 않은 경우 축적전극의 리프팅(lifting)을 방지할 수 있다.A method for manufacturing a storage electrode of a capacitor is disclosed. According to the present invention, the third insulating layer pattern is formed by forming a storage electrode using a second spacer or a fourth insulating layer pattern which is made of the same material layer as the third insulating layer pattern under the storage electrode and must be removed later. After the second spacer or the fourth insulating layer pattern is completely removed by an isotropic etching process in a non-exposed state, a subsequent process is performed, whereby the storage electrode contact hole located under the storage electrode is defective in a particle or photo process. If not formed due to this can prevent the lifting (lifting) of the accumulation electrode.
Description
제1도 내지 제4도는 종래의 기술에 의한 캐패시터 제조방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views for explaining a capacitor manufacturing method according to the prior art.
제5도 내지 제8도는 본 발명의 제1 태양(態樣)에 의한 캐패시터 제조방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views for explaining a capacitor manufacturing method according to the first aspect of the present invention.
제9도 내지 제11도는 본 발명의 제2 태양(態樣)에 의한 캐패시터 제조방법을 설명하기 위한 단면도들이다.9 to 11 are cross-sectional views for explaining a method of manufacturing a capacitor according to a second aspect of the present invention.
제12도와 제13도는 본 발명의 제3 태양(態樣)에 의한 캐패시터 제조방법을 설명하기 위한 단면도들이다.12 and 13 are cross-sectional views for explaining a method for manufacturing a capacitor according to a third aspect of the present invention.
본 발명은 캐패시터의 축적전극 제조방법에 관한 것으로, 특히 메모리소자의 셀 캐패시터 형성시 축적전극의 패턴 불량을 방지할 수 있는 캐패시터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor electrode of a capacitor, and more particularly, to a method of manufacturing a capacitor capable of preventing a defective pattern of a storage electrode when forming a cell capacitor of a memory device.
최근 반도체 메모리소자의 고집적화에 따라 메모리 셀의 모양이 복잡해지고 있다. 특히 다이나믹 램의 경우, 메모리 셀의 핵심이 되는 캐패시터의 모양이 3차원적인 형태를 갖도록 설계되고 있다. 이는 캐패시터의 정전용량을 증가시키어 소자의 전기적 특성 및 신뢰성을 개선시키기 위함이다. 그러나 캐패시터의 구조가 복잡해질수록 그 제조방법 또한 복잡해지며, 이로 인하여 캐패시터의 축적전극을 형성하기 위한 패터닝이 어려워지므로 패턴불량을 유발하는 문제점이 있다.Recently, the shape of memory cells has become complicated due to the high integration of semiconductor memory devices. In particular, in the case of dynamic RAM, the shape of the capacitor, which is the core of the memory cell, is designed to have a three-dimensional shape. This is to increase the capacitance of the capacitor to improve the electrical characteristics and reliability of the device. However, as the structure of the capacitor becomes more complicated, the manufacturing method thereof becomes more complicated, thereby making patterning difficult to form the storage electrodes of the capacitor, thereby causing a pattern defect.
상술한 종래의 기술에 대하여 각 공정단계별로 첨부도면 제1도 내지 제4도를 참조하여 상세히 설명한다. 여기서 각 도의 a부분은 캐패시터의 축적전극을 하부 도전층과 연결시키기 위한 콘택홀이 정상적으로 형성된 메모리 셀 부분을 나타내고, 각 도의 b부분은 사진공정 불량 또는 입자(particle)에 의한 오염으로 인하여 상기 콘택홀이 형성되지 않은 메모리 셀 부분을 나타낸다.The prior art described above will be described in detail with reference to FIGS. 1 to 4 of the accompanying drawings for each process step. Here, a part of each figure represents a portion of a memory cell in which a contact hole for connecting a capacitor electrode of a capacitor with a lower conductive layer is normally formed, and part b of each figure represents the contact hole due to a defective photo process or contamination by particles. This shows a portion of the memory cell that is not formed.
제1도는 콘택홀(20) 측벽에 스페이서(18)를 형성하는 단계를 도시한 것으로, 반도체기판(10) 상에 제1 절연층 내지 제3 절연층 예컨대 BPSG층, 질화실리콘층, 그리고 산화층을 차례로 증착한 후, 사진/식각공정으로 콘택홀(20)을 형성함과 동시에 제1 절연층 패턴 내지 제3 절연층 패턴(12,14,16)을 형성한다. 다음에 콘택홀(20) 측벽에 질화실리콘층으로 이루어진 제1 스페이서 (18)를 형성한다.FIG. 1 illustrates forming a spacer 18 on a sidewall of a contact hole 20. The first to third insulating layers such as a BPSG layer, a silicon nitride layer, and an oxide layer are formed on the semiconductor substrate 10. After the deposition in turn, the contact hole 20 is formed by a photo / etching process and the first to third insulating layer patterns 12, 14, and 16 are formed. Next, a first spacer 18 made of a silicon nitride layer is formed on the sidewall of the contact hole 20.
제2도는 축적전극 형성을 위한 제2 스페이서(26)를 형성하는 단계를 도시한 것으로, 상기 콘택홀(20)을 채우면서 상기 제3 절연층 패턴(16) 전면에 도전층(22) 예컨대 폴리실리콘층을 증착한다. 다음에 도전층(22)상에 포토레지스트층을 도포한 후, 축적전극용 마스크패턴을 이용한 사진공정을 통하여 포토레지스트층 패턴(24)을 형성한다. 이어서 상기 결과물 전면에 저온 플라즈마 공정에 의한 산화층을 증착한 후 이방성 식각공정으로 제2 스페이서(26)를 형성한다.FIG. 2 illustrates a step of forming a second spacer 26 for forming an accumulation electrode. The conductive layer 22, for example, poly, is formed on the entire surface of the third insulating layer pattern 16 while filling the contact hole 20. Deposit a silicon layer. Next, after applying the photoresist layer on the conductive layer 22, the photoresist layer pattern 24 is formed through a photolithography process using a mask pattern for storage electrodes. Subsequently, an oxide layer is deposited on the entire surface of the resultant by a low temperature plasma process, and then a second spacer 26 is formed by an anisotropic etching process.
제3도는 축적전극(22a,22b)을 형성하는 단계를 도시한 것으로, 상기 포토레지스트층 패턴(24)과 상기 제2 스페이서(26)를 마스크로 하여 상기 도전층(22)을 이방성 식각함으로써 인접한 축적전극과 분리한다. 다음에 상기 포토레지스트층 패턴(24)을 제거한 후, 상기 제2 스페이서(26)와 상기 제3 절연층 패턴(16)을 마스크로 하여 상기 제2 스페이서(26) 사이의 도전층(22)을 미리 정해진 두께만큼 이방성 식각하여 축적전극(22a, 22b)을 형성한다.FIG. 3 illustrates forming the storage electrodes 22a and 22b, and anisotropically etches the conductive layer 22 using the photoresist layer pattern 24 and the second spacer 26 as a mask. Separate from the accumulation electrode. Next, after the photoresist layer pattern 24 is removed, the conductive layer 22 between the second spacers 26 is formed using the second spacers 26 and the third insulating layer patterns 16 as masks. The storage electrodes 22a and 22b are formed by anisotropic etching by a predetermined thickness.
제4도는 상기 제2 스페이서(26) 및 제3 절연층 패턴(16)을 제거함으로써, 축적전극(22a,22b)을 완성하는 단계를 도시한 것이다. 이때 상기 제2 스페이서(26)를 완전히 제거하기 위하여 오랜 시간동안 습식 식각할 경우, 도시된 바와 같이 a부분의 메모리 셀의 축적전극(22a) 아래에는 정상적인 언더컷(undercut)이 형성된 반면에, b부분의 메모리 셀의 축적전극(22b) 아래에는 제3 절연층 패턴(16a)의 일부만 남아 축적전극(22b)의 리프팅(lifting) 현상이 발생한다. 이어서 도시하지는 않았지만 통상의 방법으로 상기 결과물 전면에 유전층과 플레이트 전극용 도전층을 차례로 증착하여 캐패시터를 완성한다.4 illustrates the steps of completing the storage electrodes 22a and 22b by removing the second spacer 26 and the third insulating layer pattern 16. At this time, when wet etching for a long time to completely remove the second spacer 26, as shown in the drawing, a normal undercut is formed under the storage electrode 22a of the portion a memory cell, while the portion b is Only a part of the third insulating layer pattern 16a remains under the storage electrode 22b of the memory cell of the memory cell, thereby causing a lifting phenomenon of the storage electrode 22b. Subsequently, although not shown, a capacitor is formed by sequentially depositing a dielectric layer and a conductive layer for plate electrodes on the entire surface of the resultant in a conventional manner.
상술한 바와 같이 종래의 기술에 의한 캐패시터 제조공정은, 축적전극과 그 하부의 도전층을 연결시키기 위한 콘택홀이 형성되지 않을 경우 그 상부에 형성되는 축적전극이 리프팅(lifting)되는 문제점을 가지고 있다. 이러한 리프팅(lifting)된 축적전극은 인접한 메모리 셀 부분 또는 주변회로 부분에 접착되어 배선간의 단락 또는 후속공정시 패턴불량을 유발한다. 이는 메모리 소자의 경우, 더욱 많은 셀의 오동작으로 인한 리페어러블 칩(repairable chip)의 감소 또는 메모리 소자 전체의 오동작으로 인한 불량 칩(chip)의 증가를 초래하여 수율을 감소시킨다.As described above, the capacitor manufacturing process according to the related art has a problem in that when the contact hole for connecting the storage electrode and the lower conductive layer is not formed, the storage electrode formed thereon is lifted. . The lifted accumulation electrode is bonded to an adjacent memory cell portion or a peripheral circuit portion to cause a short circuit between wirings or a pattern defect in a subsequent process. In the case of a memory device, this results in a decrease in repairable chips due to more cell malfunctions or an increase in defective chips due to malfunctions of the entire memory device, thereby reducing yield.
따라서, 본 발명의 목적은 축적전극 아래의 콘택홀이 형성되지 않았을 경우 이로 인한 축적전극의 리프팅(lifting) 현상을 방지할 수 있는 캐패시터 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a capacitor manufacturing method capable of preventing a lifting phenomenon of the accumulation electrode when a contact hole under the accumulation electrode is not formed.
상기 목적을 달성하기 위하여 본 발명의 한 태양(態樣)에 의하면 본 발명은, 반도체기판 상에 콘택홀을 갖는 제1 절연층 패턴, 제2 절연층 패턴, 및 제3 절연층 패턴을 차례로 형성하는 단계; 상기 콘택홀의 측벽에 제1 스페이서를 형성하는 단계; 상기 콘택홀을 채우면서 상기 제3 절연층 패턴 전면에 도전층을 증착하는 단계; 상기 도전층 상에 축적전극 형성을 위한 마스크패턴을 이용하여 포토레지스트층 패턴을 형성하는 단계; 상기 포토레지스트층 패턴의 측벽에 절연성 물질로 제2 스페이서를 형성하는 단계; 상기 포토레지스트층 패턴과 상기 제2 스페이서를 마스크로 하여 상기 도전층을 상기 축적전극 바닥층보다 두꺼운 제1두께만큼 이방성 식각함으로써 도전층 패턴을 형성한 후, 상기 포토레지스트층 패턴을 제거하는 단계; 상기 제2 스페이서를 마스크로 하여 축적전극 분리영역이 형성될 부분에 상기 도전층 패턴이 제2두께를 갖도록 이방성 식각함으로써 변형된 도전층 패턴을 형성한 후, 상기 제2 스페이서를 제거하는 단계; 및 축적전극 분리영역이 형성될 부분에 상기 제3절연층 패턴이 노출되도록 상기 변형된 도전층 패턴을 전면 이방성 식각함으로써, 축적전극을 형성하는 단계를 구비하는 것을 특징으로 하는 캐패시터의 제조방법을 제공한다.In order to achieve the above object, according to an aspect of the present invention, the present invention, in order to form a first insulating layer pattern, a second insulating layer pattern, and a third insulating layer pattern having a contact hole on a semiconductor substrate Doing; Forming a first spacer on a sidewall of the contact hole; Depositing a conductive layer on the entire surface of the third insulating layer pattern while filling the contact hole; Forming a photoresist layer pattern on the conductive layer using a mask pattern for forming an accumulation electrode; Forming a second spacer with an insulating material on sidewalls of the photoresist layer pattern; Removing the photoresist layer pattern by forming the conductive layer pattern by anisotropically etching the conductive layer by a first thickness thicker than the storage electrode bottom layer using the photoresist layer pattern and the second spacer as a mask; Removing the second spacer after forming a deformed conductive layer pattern by anisotropically etching the conductive layer pattern to have a second thickness in a portion where the storage electrode isolation region is to be formed using the second spacer as a mask; And anisotropically etching the deformed conductive layer pattern so that the third insulating layer pattern is exposed to a portion where the storage electrode isolation region is to be formed, thereby forming a storage electrode. do.
상기 목적을 달성하기 위하여 본 발명의 다른 태양(態樣)에 의하면 본 발명은, 반도체기판 상에 콘택홀을 갖는 제1 절연층 패턴, 제2 절연층 패턴, 및 제3 절연층 패턴을 형성하는 단계; 상기 콘택홀의 측벽에 제1 스페이서를 형성하는 단계; 상기 콘택홀을 채우면서 상기 제3 절연층 패턴 전면에 도전층을 증착하는 단계; 상기 도전층 상에 축적전극 형성을 위한 마스크패턴을 이용하여 제4 절연층 패턴을 형성하는 단계; 상기 제4 절연층 패턴의 측벽에 도전성 물질로 제2 스페이서를 형성하는 단계; 상기 제4 절연층 패턴과 제2 스페이서를 마스크로 하여 상기 도전층을 상기 축적전극 바닥층 보다 두꺼운 제1두께만큼 이방성 식각함으로써, 도전층 패턴을 형성한 후 상기 제4 절연층 패턴을 제거하는 단계; 및 축적전극 분리영역이 형성될 부분에 상기 제3 절연층 패턴이 노출되도록 상기 도전층 패턴과 상기 제2 스페이서를 전면 식각함으로써 축적전극을 형성하는 단계를 구비하는 것을 특징으로 하는 캐패시터의 제조방법을 제공한다.According to another aspect of the present invention for achieving the above object, the present invention is to form a first insulating layer pattern, a second insulating layer pattern, and a third insulating layer pattern having a contact hole on a semiconductor substrate step; Forming a first spacer on a sidewall of the contact hole; Depositing a conductive layer on the entire surface of the third insulating layer pattern while filling the contact hole; Forming a fourth insulating layer pattern on the conductive layer using a mask pattern for forming an accumulation electrode; Forming a second spacer on the sidewall of the fourth insulating layer pattern using a conductive material; Removing the fourth insulating layer pattern after the conductive layer pattern is formed by anisotropically etching the conductive layer by a first thickness thicker than the storage electrode bottom layer using the fourth insulating layer pattern and the second spacer as a mask; And forming an accumulation electrode by etching the entire surface of the conductive layer pattern and the second spacer so that the third insulating layer pattern is exposed at a portion where the accumulation electrode isolation region is to be formed. to provide.
상기 목적을 달성하기 위하여 본 발명의 또 다른 태양(態樣)에 의하면 본 발명은, 반도체기판 상에 콘택홀을 갖는 제1 절연층 패턴, 제2 절연층 패턴, 및 제3 절연층 패턴을 형성하는 단계; 상기 콘택홀의 측벽에 제1 스페이서를 형성하는 단계; 상기 콘택홀을 채우면서 상기 제3 절연층 패턴 전면에 도전층을 증착하는 단계; 상기 도전층 상에 축적전극 형성을 위한 마스크패턴을 이용하여 포토레지스트층 패턴을 형성하는 단계; 상기 포토레지스트층 패턴의 측벽에 절연성 물질로 제2 스페이서를 형성하는 단계; 상기 포토레지스트층 패턴과 상기 제2 스페이서를 마스크로 하여 상기 도전층을 상기 축적전극 바닥층보다 두꺼운 제1두께만큼 이방성 식각함으로써 도전층 패턴을 형성한 후, 상기 포토레지스트층 패턴을 제거하는 단계; 상기 포토레지스트층 패턴이 제거된 반도체기판 전면에 폴리실리콘층을 증착한 후 이방성 식각함으로써 상기 제2 스페이서 측벽에 상기 폴리실리콘층으로 이루어진 제3 스페이서를 형성하는 단계; 및 상기 제2스페이서를 제거한 후 축적전극 분리영역이 형성될 부분에 상기 제3 절연층 패턴이 노출되도록 상기 도전층 패턴을 전면 식각하여 축적전극을 형성하는 단계를 구비하는 것을 특징으로 하는 캐패시터의 제조방법을 제공한다.According to still another aspect of the present invention for achieving the above object, the present invention, forming a first insulating layer pattern, a second insulating layer pattern, and a third insulating layer pattern having a contact hole on a semiconductor substrate Doing; Forming a first spacer on a sidewall of the contact hole; Depositing a conductive layer on the entire surface of the third insulating layer pattern while filling the contact hole; Forming a photoresist layer pattern on the conductive layer using a mask pattern for forming an accumulation electrode; Forming a second spacer with an insulating material on sidewalls of the photoresist layer pattern; Removing the photoresist layer pattern by forming the conductive layer pattern by anisotropically etching the conductive layer by a first thickness thicker than the storage electrode bottom layer using the photoresist layer pattern and the second spacer as a mask; Depositing a polysilicon layer on the entire surface of the semiconductor substrate from which the photoresist layer pattern is removed, and then anisotropically etching to form a third spacer formed of the polysilicon layer on sidewalls of the second spacer; And removing the second spacer to form a storage electrode by etching the conductive layer pattern on the entire surface to expose the third insulating layer pattern on a portion where the storage electrode isolation region is to be formed. Provide a method.
본 발명에 의하면, 축적전극 아래의 상기 제3 절연층 패턴이 제거되지 않으므로 콘택홀이 형성되지 않은 부분위에 위치한 축적전극의 리프팅(lifting)을 방지할 수 있다.According to the present invention, since the third insulating layer pattern under the accumulation electrode is not removed, lifting of the accumulation electrode positioned on the portion where the contact hole is not formed can be prevented.
이하, 본 발명의 바람직한 태양(態樣)들을 첨부한 도면을 참조하여 상세히 설명한다. 여기서 각 도의 a부분은 캐패시터의 축적전극을 하부 도전층과 연결시키기 위한 콘택홀이 정상적으로 형성된 메모리 셀 부분을 나타내고, 각 도의 b부분은 사진공정 불량 또는 입자(particle)에 의한 오염으로 인하여 상기 콘택홀이 형성되지 않은 메모리 셀 부분을 나타낸다. 그리고 계속해서 소개되는 도면들에 있어서, 상기 제1도 내지 제4도에서 설명한 참조번호와 동일한 번호는 동일부분을 의미한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Here, a part of each figure represents a portion of a memory cell in which a contact hole for connecting a capacitor electrode of a capacitor with a lower conductive layer is normally formed, and part b of each figure represents the contact hole due to a defective photo process or contamination by particles. This shows a portion of the memory cell that is not formed. In addition, in the drawings continuously introduced, the same reference numerals as those described in FIGS. 1 to 4 denote the same parts.
[제 1 태양(態樣)][First Sun]
제5도 내지 제8도는 본 발명의 제1 태양(態樣)에 의한 반도체장치의 축적전극 제조방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views for explaining a method of manufacturing a storage electrode of a semiconductor device according to the first aspect of the present invention.
제5도를 참조하면, 반도체기판(10) 상에 제1 절연층 내지 제3 절연층 예컨대 BPSG층, 질화실리콘층, 그리고 산화층을 차례로 증착한 후, 사진/식각공정으로 콘택홀을 형성함과 동시에 제1 절연층 패턴 내지 제3 절연층 패턴(12, 14,16)을 형성한다. 다음에 상기 콘택홀 측벽에 질화실리콘층으로 이루어진 제1 스페이서(18)를 형성한 후, 결과물 전면에 상기 콘택홀을 채우면서 도전층(42) 예컨대 폴리실리콘층을 증착한다. 이어서, 상기 도전층(42) 상에 포토레지스트층을 도포한 후, 축적전극용 마스크패턴을 이용하여 포토레지스트층 패턴(44)을 형성한다.Referring to FIG. 5, the first to third insulating layers such as the BPSG layer, the silicon nitride layer, and the oxide layer are sequentially deposited on the semiconductor substrate 10, and then contact holes are formed by a photo / etch process. At the same time, the first to third insulating layer patterns 12, 14, and 16 are formed. Next, after forming the first spacer 18 made of a silicon nitride layer on the sidewall of the contact hole, a conductive layer 42, for example, a polysilicon layer is deposited while filling the contact hole on the entire surface of the resultant. Subsequently, after the photoresist layer is coated on the conductive layer 42, the photoresist layer pattern 44 is formed using the mask pattern for the storage electrode.
다음에, 상기 결과물 전면에 200℃ 정도의 온도에서 플라즈마 공정에 의한 산화층을 증착한 후, 이를 이방성 식각하여 상기 포토레지스트층 패턴(44) 측벽에 제2 스페이서(46)를 형성한다.Next, an oxide layer is deposited on the entire surface of the resultant at a temperature of about 200 ° C., and then anisotropically etched to form a second spacer 46 on sidewalls of the photoresist layer pattern 44.
제6도는 도전층 패턴(42a)을 형성하는 단계를 도시한 것으로, 상기 포토레지스트층 패턴(44)과 상기 제2 스페이서(46)를 마스크로 하여 상기 도전층(42)을 미리 정해진 제1 두께만큼 이방성 식각함으로써, 도전층 패턴(42a)을 형성한다. 여기서, 상기 제1 두께는 후속공정의 축적전극 바닥층 두께보다 두껍다. 다음에 상기 포토레지츠트층 패턴(44)을 제거한다.FIG. 6 illustrates the step of forming the conductive layer pattern 42a, wherein the conductive layer 42 is a first predetermined thickness using the photoresist layer pattern 44 and the second spacer 46 as a mask. By anisotropic etching by this much, the conductive layer pattern 42a is formed. Here, the first thickness is thicker than the thickness of the bottom electrode of the storage electrode in a subsequent process. Next, the photoresist layer pattern 44 is removed.
제7도는 변형된 도전층 패턴(42b)을 형성하는 단계를 도시한 것으로, 상기 제2 스페이서(46)를 마스크로 하여 축적전극 분리영역이 형성될 부분에 상기 도전층 패턴(42a)이 미리 정해진 제2두께를 갖도록 이방성 식각함으로써, 변형된 도전층 패턴(42b)를 형성한다. 이어서, 상기 제2 스페이서(46)를 습식 식각방법으로 제거한다. 여기서 상기 변형된 도전층 패턴(42b)이 상기 제2 두께를 갖도록 하는 것은, 상기 제2 스페이서(46)를 완전히 제거하기 위하여 습식 식각 진행시 상기 제3 절연층 패턴(16)이 식각되지 않도록 식각 저지층의 역할을 하도록 하기 위함이다.FIG. 7 illustrates forming the deformed conductive layer pattern 42b, wherein the conductive layer pattern 42a is predetermined in a portion where the storage electrode isolation region is to be formed using the second spacer 46 as a mask. By anisotropic etching to have a second thickness, the deformed conductive layer pattern 42b is formed. Subsequently, the second spacer 46 is removed by a wet etching method. The modified conductive layer pattern 42b may have the second thickness so that the third insulating layer pattern 16 is not etched during wet etching to completely remove the second spacers 46. This is to serve as a blocking layer.
제8도는 축적전극 분리영역이 형성될 부분에 상기 제3 절연층 패턴(16)이 노출되도록 상기 변형된 도전층 패턴(42b)을 전면 이방성 식각하여 본 발명의 제1 태양(態樣)에 의한 축적전극(42c,42d)을 완성하는 단계를 도시한 단면도이다. 이어서 도시하지는 않았지만 통상의 방법으로 상기 결과물 전면에 유전층과 플레이트 전극용 도전층을 차례로 증착하여 캐패시터를 완성한다.FIG. 8 is anisotropically etched the deformed conductive layer pattern 42b so that the third insulating layer pattern 16 is exposed to a portion where the storage electrode isolation region is to be formed, according to the first aspect of the present invention. It is sectional drawing which shows the process of completing the storage electrodes 42c and 42d. Subsequently, although not shown, a capacitor is formed by sequentially depositing a dielectric layer and a conductive layer for plate electrodes on the entire surface of the resultant in a conventional manner.
[제 2 태양(態樣)]Second Sun
제9도 내지 제11도는 본 발명의 제2 태양(態樣)에 의한 반도체장치의 축적전극 제조방법을 설명하기 위한 단면도들이다.9 to 11 are cross-sectional views for explaining a method of manufacturing a storage electrode of a semiconductor device according to a second aspect of the present invention.
제9도를 참조하면, 반도체기판(10) 상에 제1 절연층 내지 제3 절연층 예컨대 BPSG층, 질화실리콘층, 그리고 산화층을 차례로 증착한 후, 사진/식각공정으로 콘택홀을 형성함과 동시에 제1 절연층 패턴 내지 제3 절연층 패턴(12,14,16)을 형성한다. 다음에 상기 콘택홀 측벽에 질화실리콘층으로 이루어진 제1 스페이서(18)를 형성한 후, 결과물 전면에 상기 콘택홀을 채우면서 도전층(50) 예컨대 폴리실리콘층을 증착한다. 이어서, 상기 도전층(50) 상에 제4 절연층 예컨대 산화층을 증착한 후, 축적전극용 마스크패턴을 이용하여 제4 절연층 패턴(52)을 형성한다. 다음에, 상기 결과물 전면에 폴리실리콘층을 증착한 후, 이를 이방성 식각하여 상기 제4 절연층 패턴(52) 측벽에 제2 스페이서(54)를 형성한다.Referring to FIG. 9, the first to third insulating layers such as the BPSG layer, the silicon nitride layer, and the oxide layer are sequentially deposited on the semiconductor substrate 10, and then contact holes are formed by a photo / etch process. At the same time, the first to third insulating layer patterns 12, 14 and 16 are formed. Next, after forming the first spacer 18 made of a silicon nitride layer on the sidewall of the contact hole, a conductive layer 50, for example, a polysilicon layer is deposited while filling the contact hole on the entire surface of the resultant. Subsequently, after depositing a fourth insulating layer, for example, an oxide layer, on the conductive layer 50, a fourth insulating layer pattern 52 is formed using a mask pattern for a storage electrode. Next, a polysilicon layer is deposited on the entire surface of the resultant, and then anisotropically etched to form a second spacer 54 on the sidewall of the fourth insulating layer pattern 52.
제10도는 도전층 패턴(50a)을 형성하는 단계를 도시한 것으로, 상기 제2 스페이서(54)를 형성한 후, 연속적으로 상기 제4 절연층 패턴(52)을 마스크로 하여 상기 도전층(50)을 상기 제6도에서 설명되어진 제1 두께만큼 이방성 식각함으로써, 도전층 패턴(50a)을 형성한다. 이때, 상기 제1 두께는 후속공정의 축적전극 바닥층의 두께보다 두껍다. 다음에 상기 제4 절연층 패턴(52)을 습식 식각방법 또는 건식 식각방법으로 제거한다. 여기서 상기 도전층(50)을 상기 제1 두께만큼 이방성 식각하여 상기 제3 절연층 패턴(16)이 노출되지 않도록 하는 것은, 상기 제4 절연층 패턴(52) 제거시 상기 제3 절연층 패턴(16)이 식각되지 않도록 하기 위함이다.FIG. 10 illustrates forming the conductive layer pattern 50a. After forming the second spacer 54, the conductive layer 50 is formed using the fourth insulating layer pattern 52 as a mask. ) Is anisotropically etched by the first thickness described in FIG. 6 to form the conductive layer pattern 50a. In this case, the first thickness is thicker than the thickness of the bottom layer of the storage electrode of the subsequent process. Next, the fourth insulating layer pattern 52 is removed by a wet etching method or a dry etching method. The conductive layer 50 may be anisotropically etched by the first thickness so that the third insulating layer pattern 16 is not exposed. The third insulating layer pattern may be removed when the fourth insulating layer pattern 52 is removed. 16) is not etched.
제11도는 축적전극 분리영역이 형성될 부분에 상기 제3 절연층 패턴(16)이 노출되도록 상기 도전층 패턴(50a)과 상기 제2 스페이서(54)를 전면 이방성 식각하여 본 발명의 제2 태양(態樣)에 의한 축적전극(56a,56b)을 완성하는 단계를 도시한 단면도이다. 이어서 도시하지는 않았지만 통상의 방법으로 상기 결과물 전면에 유전층과 플레이트 전극용 도전층을 차례로 증착하여 캐패시터를 완성한다.FIG. 11 illustrates a second aspect of the present invention by anisotropically etching the conductive layer pattern 50a and the second spacer 54 such that the third insulating layer pattern 16 is exposed to a portion where the storage electrode isolation region is to be formed. Fig. 1 is a cross sectional view showing the steps of completing the storage electrodes 56a and 56b by (iii). Subsequently, although not shown, a capacitor is formed by sequentially depositing a dielectric layer and a conductive layer for plate electrodes on the entire surface of the resultant in a conventional manner.
[제 3 태양(態樣)][Third sun]
제12도와 제13도는 본 발명의 제3 태양(態樣)에 의한 반도체장치의 축적전극 제조방법을 설명하기 위한 단면도들이다.12 and 13 are cross-sectional views for explaining a method of manufacturing a storage electrode of a semiconductor device according to a third aspect of the present invention.
제12도를 참조하면, 상기 제1 태양(態樣)의 제6도에서 설명한 방법과 같이 도전층 패턴(42a)을 형성하고 포토레지스트층 패턴(44)을 제거한 후, 결과물 전면에 폴리실리콘층을 증착한다. 이어서, 폴리실리콘층을 이방성 식각함으로써 상기 제2 스페이서(46) 측벽에 제3 스페이서(60a,60b)를 형성한다. 여기서 제3 스페이서(60a)는 축적전극의 외부 실린더를 형성하기 위한 패턴이고, 제3 스페이서(60b)는 축적전극의 내부 실린더를 형성하기 위한 패턴이다.Referring to FIG. 12, after forming the conductive layer pattern 42a and removing the photoresist layer pattern 44 as in the method described in FIG. 6 of the first aspect, the polysilicon layer is formed on the entire surface of the resultant. Deposit. Next, the third spacers 60a and 60b are formed on the sidewalls of the second spacers 46 by anisotropically etching the polysilicon layer. The third spacer 60a is a pattern for forming an outer cylinder of the storage electrode, and the third spacer 60b is a pattern for forming an inner cylinder of the storage electrode.
제13도는 상기 제2스페이서(46)를 제거한 후, 축적전극 분리영역이 형성될 부분에 상기 제3 절연층 패턴(16)이 노출되도록 상기 도전층 패턴(42a)과 상기 제3 스페이서(60a,60b)를 전면 이방성 식각하여 본 발명의 제3 태양(態樣)에 의한 축적전극(62a,62b)을 완성하는 단계를 도시한 단면도이다. 이어서 도시하지는 않았지만 통상의 방법으로 상기 결과물 전면에 유전층과 플레이트 전극용 도전층을 차례로 증착하여 캐패시터를 완성한다.FIG. 13 illustrates that the conductive layer pattern 42a and the third spacer 60a are removed so that the third insulating layer pattern 16 is exposed to a portion where the storage electrode isolation region is to be formed after removing the second spacer 46. 60B) is a cross-sectional view showing the step of completing anisotropic etching of the entire surface to complete the storage electrodes 62a and 62b according to the third aspect of the present invention. Subsequently, although not shown, a capacitor is formed by sequentially depositing a dielectric layer and a conductive layer for plate electrodes on the entire surface of the resultant in a conventional manner.
상술한 본 발명의 제1 태양(態樣), 제2 태양(態樣), 또는 제3 태양(態樣)에 의하면, 각 도의 b부분과 같이 콘택홀이 정상적으로 형성되지 않은 메모리 셀에 있어서, 축적전극의 리프팅(lifting) 현상이 발생하지 않는다. 따라서 축적전극의 리프팅(lifting)으로 인한 종래의 문제점인 수율저하를 방지할 수 있다.According to the first aspect, the second aspect, or the third aspect of the present invention described above, in a memory cell in which contact holes are not normally formed as shown in part b of FIG. Lifting phenomenon of the storage electrode does not occur. Therefore, it is possible to prevent a decrease in yield, which is a conventional problem due to lifting of the storage electrode.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950005603A KR0151022B1 (en) | 1995-03-17 | 1995-03-17 | Capacitor storage electrode manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950005603A KR0151022B1 (en) | 1995-03-17 | 1995-03-17 | Capacitor storage electrode manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035984A KR960035984A (en) | 1996-10-28 |
| KR0151022B1 true KR0151022B1 (en) | 1998-10-01 |
Family
ID=19410001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950005603A KR0151022B1 (en) | 1995-03-17 | 1995-03-17 | Capacitor storage electrode manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151022B1 (en) |
-
1995
- 1995-03-17 KR KR1019950005603A patent/KR0151022B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960035984A (en) | 1996-10-28 |
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