KR0168403B1 - Capacitor fabrication method of semiconductor device - Google Patents
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Abstract
셀 어드레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있는 원통형 구조의 하부전극을 가지는 커패시터 제조방법이 개시되었다. 본 발명은 반도체 기판의 소정 영역을 노출시키는 평탄화층 패턴 및 제1 식각 저지층 패턴이 형성된 기판 전면에 도전막을 형성하고 상기 콘택홀의 상부에 형성된 도전막의 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계, 상기 제2 식각 저지층을 식각 마스크로하여 도전막 패턴을 형성하는 단계, 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 변형된 도전막 패텬을 형성하는 단계, 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계, 및 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면 넓은 유효 커패시터 면적을 가지는 원통형 하부 전극을 형성하므로써 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하여 후속 공정 시의 패턴불량 및 단차 도포성을 좋게하는 동시에 셀 커패시턴스를 증대시킬 수 있다.A method of manufacturing a capacitor having a cylindrical lower electrode capable of increasing cell capacitance while maintaining a proper step between a cell address region and a peripheral circuit region has been disclosed. According to the present invention, a conductive film is formed on the entire surface of the substrate on which the planarization layer pattern and the first etch stop layer pattern are formed, and the second etch stop layer pattern is formed on a predetermined area on the conductive film formed on the contact hole. Forming a conductive layer pattern using the second etch stop layer as an etch mask, forming an insulating layer pattern exposing the conductive layer pattern, and having a height lower than a surface of the insulating layer pattern And forming a pattern, forming a spacer on sidewalls of the insulating film pattern, and forming a lower electrode. According to the present invention, by forming a cylindrical lower electrode having a large effective capacitor area, the step difference between the cell array area and the peripheral circuit area can be properly maintained, thereby improving the pattern capacitance and the step coverage in the subsequent process, and at the same time increasing the cell capacitance. Can be.
Description
제1도 내지 제3도는 종래 기술에 의한 커패시터 제조방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views for explaining a capacitor manufacturing method according to the prior art.
제4도 내지 제11도는 본 발명의 실시예 1에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.4 to 11 are cross-sectional views illustrating a method of manufacturing a capacitor according to Embodiment 1 of the present invention.
제12도 내지 제18도는 본 발명의 실시예 2에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.12 to 18 are cross-sectional views for describing a capacitor manufacturing method according to Embodiment 2 of the present invention.
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 셀어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있는 원통형 구조의 하부전극을 가지는 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor having a cylindrical lower electrode capable of increasing cell capacitance while maintaining an appropriate step between a cell array region and a peripheral circuit region.
메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(dynamic random access memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 상기 셀 커패시턴스의 감소는 반드시 해결되어야 하는 문제이다.The decrease in cell capacitance due to the reduction of the area of memory cells is a serious obstacle to the increase in the density of dynamic random access memory (DRAM). This reduction in cell capacitance not only degrades the readability of the memory cell, increases the soft error rate, but also makes device operation difficult at low voltages. Therefore, in order to achieve high integration of the semiconductor memory device, the reduction of the cell capacitance must be solved.
최근에는 3차원적 구조의 커패시터를 제안하여 셀 커패시턴스의 증가를 도모하고 있다.Recently, a capacitor having a three-dimensional structure has been proposed to increase the cell capacitance.
제1도 내지 제3도는 종래 기술에 의한 박스(box)구조의 하부전극을 가지는 커패시터 제조방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a capacitor having a lower electrode of a box structure according to the prior art.
제1도는 평탄화층(20) 및 식각 저지층(30)을 형성하는 단계를 설명하기 위한 단면도로서, 반도체 기판(10)상에 평탄화층(20) 및 식각 저지층(30)을 순차적으로 형성한다. 여기서 상기 평탄화층(20)은 BPSG(borophosphosilicate glass )로 형성하고, 상기 식각 저지층(30)은 실리콘 질화막(Si3N4)으로 형성한다.FIG. 1 is a cross-sectional view illustrating the steps of forming the planarization layer 20 and the etch stop layer 30. The planarization layer 20 and the etch stop layer 30 are sequentially formed on the semiconductor substrate 10. . The planarization layer 20 is formed of borophosphosilicate glass (BPSG), and the etch stop layer 30 is formed of silicon nitride (Si 3 N 4 ).
제2도는 평탄화층 패턴(20a), 식각 저지층 패턴(30a), 및 도전층(40)을형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 식각 저지층(30) 및 평탄화층(20)을 패터닝하여 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀을 갖는 식각 저지층 패턴(30a) 및 평탄화층 패턴(20a)을 형성한다. 이어서 상기 식각 저지층 패턴(30a) 및 평탄화층 패턴(20a)이 형성된 기판 전면에 도전막(40), 예컨대 다결정 실리콘층을 형성한다.FIG. 2 is a cross-sectional view illustrating the steps of forming the planarization layer pattern 20a, the etch stop layer pattern 30a, and the conductive layer 40. First, the etch stop layer 30 and the planarization layer 20 are formed. Patterning is performed to form an etch stop layer pattern 30a and a planarization layer pattern 20a having contact holes exposing predetermined regions of the semiconductor substrate 10. Subsequently, a conductive film 40, for example, a polycrystalline silicon layer, is formed on the entire surface of the substrate on which the etch stop layer pattern 30a and the planarization layer pattern 20a are formed.
제3도는 하부 전극(40a), 유전막(50) 및 상부 전극(60)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 콘택홀의 상부에 형성된 도전막을 덮는 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서 상기 포토레지스트 패턴을 식각 마스크로하여 상기 도전막(40)을 식각함으로써 상기 식각 저지층 패턴(30a)을 노출시키는 하부 전극(40a)을 형성한다. 이어서 상기 하부 전극(40a)이 형성된 기판 전면에 유전막(50), 예컨대 ONO(SiO2/Si3N4/SiO2)막을 형성한다. 다음에 상기 유전막(50)이 형성된 기판 전면에 상부 전극(60)을 형성한다.FIG. 3 is a cross-sectional view for explaining the steps of forming the lower electrode 40a, the dielectric film 50, and the upper electrode 60. First, a photoresist pattern (not shown) covering the conductive film formed on the contact hole is formed. do. Subsequently, the conductive layer 40 is etched using the photoresist pattern as an etch mask to form a lower electrode 40a exposing the etch stop layer pattern 30a. Subsequently, a dielectric film 50, for example, an ONO (SiO 2 / Si 3 N 4 / SiO 2 ) film is formed on the entire surface of the substrate on which the lower electrode 40a is formed. Next, an upper electrode 60 is formed on the entire substrate on which the dielectric film 50 is formed.
상술한 종래의 커패시터 제조방법에 의하면, 동일한 면적에서 셀 커패시턴스를 증대시키기 위해서는 상기 하부전극(40a)의 두께를 증가시켜야 한다. 이는 상기 하부 전극(40a)의 면적을 증가시키기 위해서이다. 따라서 셀 어레이 영역과 주변회로 영역과의 단차가 증가하여 금속배선공정과 같은 후속공정 시에 패턴 불량 및 단차도포성(step coverage)문제가 발생한다.According to the conventional capacitor manufacturing method described above, in order to increase the cell capacitance in the same area, the thickness of the lower electrode 40a must be increased. This is to increase the area of the lower electrode 40a. Therefore, the step difference between the cell array area and the peripheral circuit area increases, resulting in pattern defects and step coverage problems in a subsequent process such as a metal wiring process.
따라서 본 발명의 목적은 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있는 원통형 하부전극을 가지는 커패시터의 제조방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor having a cylindrical lower electrode capable of increasing cell capacitance while maintaining an appropriate level difference between a cell array region and a peripheral circuit region.
상기 목적을 달성하기 위한 본 발명의 실시예 1에 의하면 본 발명은,According to Embodiment 1 of the present invention for achieving the above object,
반도체 기판 상에 순차적으로 형성된 평탄화층 및 제1 식각 저지층을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 가지는 평탄화층 패턴 및 제1 식각 저지층 패턴을 형성하는 단계;Patterning the planarization layer and the first etch stop layer sequentially formed on the semiconductor substrate to form a planarization layer pattern and a first etch stop layer pattern having contact holes exposing a predetermined region of the semiconductor substrate;
상기 평탄화층 패턴 및 제1 식각 저지층 패턴이 형성된 기판 전면에 도전막을 형성하는 단계;Forming a conductive film on an entire surface of the substrate on which the planarization layer pattern and the first etch stop layer pattern are formed;
상기 콘택홀의 상부에 형성된 도전막 상의 소정 영역에 제2식각 저지층 패턴을 형성하는 단계;Forming a second etch stop layer pattern on a predetermined region on the conductive layer formed on the contact hole;
상기 제2 식각 저지층을 식각 마스크로하여 상기 도전막을 식각함으로써 상기 제1 식각 저지층 패턴을 노출시키는 도전막 패턴을 형성하는 단계;Forming a conductive layer pattern exposing the first etch stop layer pattern by etching the conductive layer using the second etch stop layer as an etch mask;
상기 도전막 패턴이 형성된 기판 전면에 절연막을 형성하고 상기 절연막 및 상기 제2 식각 저지층 패턴을 순차적으로 식각하여 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계;Forming an insulating film on an entire surface of the substrate on which the conductive film pattern is formed and sequentially etching the insulating film and the second etch stop layer pattern to expose the conductive film pattern;
상기 절연막 패턴을 식각 마스크로하여 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 상기 도전막 패턴을 식각함으로써 변형된 도전막 패턴을 형성하는 단계;Forming a modified conductive film pattern by etching the conductive film pattern to have a height lower than a surface of the insulating film pattern using the insulating film pattern as an etching mask;
상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및Forming a spacer on sidewalls of the insulating film pattern; And
상기 스페이서 및 절연막 패턴을 식각 마스크로하여 상기 제1식각 저지층 패턴을 노출시키지 않도록 상기 변형된 도전막 패턴을 식각함으로써 원통형의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.And forming a cylindrical lower electrode by etching the deformed conductive layer pattern so as not to expose the first etch stop layer pattern by using the spacer and the insulating layer pattern as an etch mask. Provide a method.
상기 목적을 달성하기 위한 본 발명의 실시예 2에 의하면 본 발명은,According to Embodiment 2 of the present invention for achieving the above object,
반도체 기판 상에 순차적으로 형성된 평탄화층, 제1 식각 저지층 및 언더컷용 절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 가지는 평탄화층 패턴, 제1 식각 저지층 패턴 및 언더컷용 절연막 패턴을 형성하는 단계;A planarization layer pattern having a contact hole exposing a predetermined region of the semiconductor substrate by patterning the planarization layer, the first etch stop layer, and the undercut insulating film sequentially formed on the semiconductor substrate, the first etch stop layer pattern, and the undercut insulating film pattern Forming a;
상기 평탄화층 패턴, 제1 식각 저지층 패턴 및 언더컷용 절연막 패턴이 형성된 기판 전면에 도전막을 형성하는 단계;Forming a conductive film on an entire surface of the substrate on which the planarization layer pattern, the first etch stop layer pattern, and the undercut insulating layer pattern are formed;
상기 콘택홀의 상부에 형성된 도전막 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계;Forming a second etch stop layer pattern on a predetermined region on the conductive layer formed on the contact hole;
상기 제2 식각 저지층 패턴을 식각 마스크로하여 상기 도전막을 식각함으로써 상기 언더컷용 절연막 패턴을 노출시키는 도전막 패턴을 형성하는 단계;Forming a conductive layer pattern exposing the undercut insulating layer pattern by etching the conductive layer using the second etch stop layer pattern as an etch mask;
상기 도전막 패턴이 형성된 기판 전면에 절연막을 형성하고 상기 절연막 및 제2 식각 저지층 패턴을 순차적으로 식각하여 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계;Forming an insulating layer pattern on the substrate on which the conductive layer pattern is formed, and sequentially etching the insulating layer and the second etch stop layer pattern to expose the conductive layer pattern;
상기 절연막 패턴을 식각 마스크로하여 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 상기 도전막 패턴을 식각함으로써 변형된 도전막 패턴을 형성하는 단계;Forming a modified conductive film pattern by etching the conductive film pattern to have a height lower than a surface of the insulating film pattern using the insulating film pattern as an etching mask;
상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및Forming a spacer on sidewalls of the insulating film pattern; And
상기 스페이서 및 상기 절연막 패턴을 식각 마스크로하여 상기 언더컷용 절연막 패턴이 노출되지 않도록 상기 변형된 도전막 패턴을 식각함으로써 원통형의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.Forming a cylindrical lower electrode by etching the deformed conductive layer pattern such that the undercut insulating layer pattern is not exposed using the spacer and the insulating layer pattern as an etch mask. To provide.
이하 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[실시예 1]Example 1
제4도 내지 제11도는 본 발명의 실시예 1에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.4 to 11 are cross-sectional views illustrating a method of manufacturing a capacitor according to Embodiment 1 of the present invention.
제4도는 평탄화층(21) 및 제1 식각 저지층(31)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(11)상에 평탄화층(21) 및 제1 식각 저지층(31)을 순차적으로 형성한다. 여기서 상기 평탄화층(21)은 BPSG(borophosphosilicate glass)로 형성하고, 상기 제1 식각 저지층(31)은 100∼200Å정도의 두께를 가지는 SiN 또는 SiON로 형성한다.FIG. 4 is a cross-sectional view illustrating the steps of forming the planarization layer 21 and the first etch stop layer 31. First, the planarization layer 21 and the first etch stop layer 31 are formed on the semiconductor substrate 11. To form sequentially. The planarization layer 21 may be formed of borophosphosilicate glass (BPSG), and the first etch stop layer 31 may be formed of SiN or SiON having a thickness of about 100 to about 200 kPa.
제5도는 평탄화층 패턴(21a), 제1 식각 저지층 패턴(31a) 및 도전막 패턴(41)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 제1 식각 저지층(31) 및 평탄화층(21)을 패터닝하여 상기 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 갖는 제1 식각 저지층 패턴(31a) 및 평탄화층 패턴(21a)을 형성한다. 이어서 상기 제1 식각 저지층 패턴(31a) 및 평탄화층 패턴(21a)이 형성된 기판 전면에 도전막(101), 예컨대 다결정 실리콘층을 LPCVD 방법으로 형성한다.FIG. 5 is a cross-sectional view illustrating a step of forming the planarization layer pattern 21a, the first etch stop layer pattern 31a, and the conductive layer pattern 41. First, the first etch stop layer 31 and the planarization layer The first etching stop layer pattern 31a and the planarization layer pattern 21a having contact holes exposing predetermined regions of the semiconductor substrate 11 are formed by patterning the 21. Subsequently, a conductive film 101, for example, a polycrystalline silicon layer, is formed on the entire surface of the substrate on which the first etch stop layer pattern 31a and the planarization layer pattern 21a are formed by LPCVD.
제6도는 도전막 패턴(41a), 제2 식각 저지층 패턴(51) 및 제1 절연막(61)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 도전막(41)이 형성된 기판 전면에 산화저지층(도시되지 않음), 예컨대 실리콘 질화물(Si3N4)을 형성한다. 이어서 상기 산화저지층을 패터닝하여 상기 콘택홀의 상부에 형성된 도전막을 노출시키는 산화저지층 패턴(도시되지 않음)을 형성한다. 다음에 상기 노출된 도전막 상에 제2 식각 저지층 패턴(51), 예컨대 실리콘 산화막 패턴을 형성한다.FIG. 6 is a cross-sectional view for describing a step of forming the conductive film pattern 41a, the second etch stop layer pattern 51, and the first insulating film 61. First, an oxide blocking layer (not shown), for example, silicon nitride (Si 3 N 4 ) is formed on the entire surface of the substrate on which the conductive film 41 is formed. Subsequently, the oxide blocking layer is patterned to form an oxide blocking layer pattern (not shown) that exposes a conductive film formed on the contact hole. Next, a second etch stop layer pattern 51, for example, a silicon oxide layer pattern, is formed on the exposed conductive layer.
계속해서 상기 산화저지층 패턴을 제거한 후에 상기 제2 식각 저지층 패턴(51)을 식각 마스크로하여 상기 도전막(41)을 식각함으로써 상기 제1 식각 저지층 패턴(31a)을 노출시키는 도전막 패턴(41a)을 형성한다. 여기서 상기 도전막(41)에 포토레지스트 패턴을 형성하여 상기 도전막 패턴(41a)을 형성할수도 있다. 그러나 상기 산화저지층 및 제2 식각 저지층 패턴(51)을 이용하여 상기 도전막 패턴(41a)을 형성하는 것이 인접한 커패시터 하부 전극과의 거리를 보다 가깝게 유지할 수 있어 유효 커패시터의 면적을 넓게 할 수 있다. 이어서 상기 도전막 패턴(41a)이 형성된 기판 전면에 제1 절연막(61)을 형성한다.After removing the oxide blocking layer pattern, the conductive layer pattern is exposed by etching the conductive layer 41 using the second etching barrier layer pattern 51 as an etching mask to expose the first etching barrier layer pattern 31a. It forms 41a. The photoresist pattern may be formed on the conductive layer 41 to form the conductive layer pattern 41a. However, forming the conductive layer pattern 41a using the oxide blocking layer and the second etch stop layer pattern 51 can maintain a closer distance to the adjacent lower electrode of the capacitor, thereby increasing the effective capacitor area. have. Subsequently, a first insulating layer 61 is formed on the entire surface of the substrate on which the conductive layer pattern 41a is formed.
제7도는 제1절연막 패턴(61a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 절연막(61) 및 상기 제2 식각 저지층 패턴(51)을 순차적으로 식각함으로써 상기 도전막 패턴(41a)을 노출시키는 제1 절연막 패턴(61a)을 형성한다. 여기서 상기 제1 절연막 패턴(61a)은 상기 도전막 패턴(41a)과 반드시 같은 두께를 가질 필요는 없으며 상기 도전막 패턴(41a)보다 작은 두께를 가져도 무방하다.FIG. 7 is a cross-sectional view illustrating a step of forming a first insulating layer pattern 61a. The conductive layer pattern 41a is sequentially etched by sequentially etching the first insulating layer 61 and the second etch stop layer pattern 51. ) Is formed to form a first insulating film pattern 61a. The first insulating layer pattern 61a may not necessarily have the same thickness as the conductive layer pattern 41a and may have a thickness smaller than that of the conductive layer pattern 41a.
제8도는 변형된 도전막 패턴(41b)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 절연막 패턴(61a)을 식각 마스크로하여 상기 제1절연막 패턴(61a) 보다 작은 두께를 갖도록 상기 도전막 패턴(41a)을 식각함으로써 변형된 도전막 패턴(41b)을 형성한다.FIG. 8 is a cross-sectional view illustrating a process of forming a modified conductive film pattern 41b. The conductive film pattern 41b is formed as an etch mask to have a thickness smaller than that of the first insulating film pattern 61a. By etching the film pattern 41a, the deformed conductive film pattern 41b is formed.
제9도는 스페이서(71)를 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 변형된 도전막 패턴(41b)이 형성된 기판 전면에 제2 절연막, 예컨대 실리콘 산화막을 형성한다. 이어서 상기 제2 절연막을 이방성 식각함으로써 상기 제1 절연막 패턴(61a)의 측벽에 상기 제2 절연막으로 이루어진 스페이서(71)를 형성한다.FIG. 9 is a cross-sectional view for explaining a step of forming the spacer 71. First, a second insulating film, eg, a silicon oxide film, is formed on the entire surface of the substrate on which the modified conductive film pattern 41b is formed. Subsequently, the second insulating layer is anisotropically etched to form spacers 71 formed of the second insulating layer on sidewalls of the first insulating layer pattern 61a.
제10도는 하부전극(41c) 및 변형된 제1 절연막 패턴(61b)를 형성하는 단계를 설명하기 위한 단면도로서, 상기 스페이서(71) 및 상기 제1 절연막 패턴(61a)을 식각 마스크로하여 상기 제1 식각 저지층 패턴(31a)을 노출시키지 않도록 상기 변형된 도전막 패턴(41b)을 식각함으로써 하부전극(41c)을 형성한다. 이어서 상기 제1 식각 저지층 패턴(31a)을 노출시키지 않도록 상기 스페이서(71) 및 제1 절연막 패턴(61a)을 건식 또는 습식식각 방법으로 식각하여 변형된 제1 절연막 패텬(61b)을 형성한다. 이 경우 상기 제1 절연막 패턴(61a)을 완전히 제거함으로써 상기 제1 식각 저지층 패턴(31a)을 노출시킬 수도 있다(참조도면 제11도).FIG. 10 is a cross-sectional view illustrating a process of forming the lower electrode 41c and the modified first insulating film pattern 61b. The first electrode is formed by using the spacer 71 and the first insulating film pattern 61a as an etch mask. The lower electrode 41c is formed by etching the deformed conductive layer pattern 41b so as not to expose the etch stop layer pattern 31a. Subsequently, the spacer 71 and the first insulating layer pattern 61a are etched by a dry or wet etching method so as not to expose the first etch stop layer pattern 31a to form a modified first insulating layer pattern 61b. In this case, the first etch stop layer pattern 31a may be exposed by completely removing the first insulating layer pattern 61a (see FIG. 11).
[실시예 2]Example 2
제12도 내지 제18도는 본 발명의 실시예 2에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.12 to 18 are cross-sectional views for describing a capacitor manufacturing method according to Embodiment 2 of the present invention.
제12도는 평탄화층(22), 제1 식각 저지층(32) 및 언더컷용 절연막(102)를 형성하는 단계를 설명하기 위한 단면도로서, 먼저 제4도에서 설명한 본 발명의 실시예 1과 동일한 방법으로 상기 평탄화층(22) 및 제1 식각 저지층(32)을 순차적으로 형성한다. 이어서 상기 제1 식각 저지층(32)상에 언더컷용 절연막(102), 예컨대 실리콘 산화막을 1000∼2000Å정도의 두께로 형성한다.FIG. 12 is a cross-sectional view illustrating a step of forming the planarization layer 22, the first etch stop layer 32, and the undercut insulating layer 102. The same method as in the first embodiment of the present invention described with reference to FIG. The planarization layer 22 and the first etch stop layer 32 are sequentially formed. Subsequently, an undercut insulating film 102, for example, a silicon oxide film, is formed on the first etch stop layer 32 to a thickness of about 1000 to 2000 GPa.
제13도는 평탄화층 패턴(22a), 제1 식각 저지층 패턴(32a), 언더컷용 절연막 패턴(102a) 및 도전막(42)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 언더컷용 절연막(102), 제1 식각 저지층(32), 평탄화층(22)을 패터닝하여 상기 반도체 기판(12)의 소정 영역을 노출시키는 콘택홀을 갖는 언더컷용 절연막 패턴(102a), 제1 식각 저지층 패턴(32a) 및 평탄화층 패턴(22a)을 형성한다. 이어서 상기 언더컷용 절연막 패턴(102a), 제1 식각 저지층 패턴(32a) 및 평탄화층 패턴(22a)이 형성된 기판 전면에 도전막(32a), 예컨대 다결정 실리콘층을 형성한다.FIG. 13 is a cross-sectional view for describing a step of forming the planarization layer pattern 22a, the first etch stop layer pattern 32a, the undercut insulation layer pattern 102a, and the conductive layer 42. An undercut insulating layer pattern 102a having a contact hole exposing a predetermined region of the semiconductor substrate 12 by patterning the undercut insulating layer 102, the first etch stop layer 32, and the planarization layer 22; The first etch stop layer pattern 32a and the planarization layer pattern 22a are formed. Subsequently, a conductive film 32a, for example, a polycrystalline silicon layer, is formed on the entire surface of the substrate on which the undercut insulating layer pattern 102a, the first etch stop layer pattern 32a, and the planarization layer pattern 22a are formed.
제14도 내지 제16도는 도전막 패턴(42a), 제2 식각 저지층 패턴(52), 제1 절연막(62), 제1 절연막 패턴(62a), 변형된 도전막 패턴(42b) 및 제2 절연막으로 이루어진 스페이서(72)를 형성하는 단계를 설명하기 위한 단면도이다.14 through 16 illustrate a conductive layer pattern 42a, a second etch stop layer pattern 52, a first insulating layer 62, a first insulating layer pattern 62a, a modified conductive layer pattern 42b, and a second layer. It is sectional drawing for demonstrating the formation of the spacer 72 which consists of an insulating film.
이 경우 제6도 내지 제9도에서 설명한 본 발명의 실시예 1에서 도전막 패턴(41a), 제2 식각 저지층 패턴(51), 제1 절연막(61), 제1 절연막 패턴(61a), 변형된 도전막 패턴(41b) 및 스페이서(71)를 형성하는 방법과 동일한 방법으로 상기 도전막 패턴(42a), 제2 식각 저지층 패턴(52), 제1 절연막(62), 제1 절연막 패턴(62a), 변형된 도전막 패턴(42b) 및 제2 절연막으로 이루어진 스페이서(72)를 형성한다.In this case, the conductive film pattern 41a, the second etch stop layer pattern 51, the first insulating film 61, the first insulating film pattern 61a, The conductive film pattern 42a, the second etch stop layer pattern 52, the first insulating film 62, and the first insulating film pattern in the same manner as the modified conductive film pattern 41b and the spacer 71 are formed. A spacer 72 composed of 62a, the deformed conductive film pattern 42b, and the second insulating film is formed.
제17도는 하부전극(42c) 및 변형된 언더컷용 절연막 패턴(102b)를 형성하는 단계를 설명하기 위한 단면도이다. 상기 스페이서(72) 및 제1절연막 패턴(62a)을 식각 마스크로하여 상기 언더컷용 절연막 패턴(102a)이 노출되지 않도록 상기 변형된 도전막 패턴(42b)을 식각함으로써 하부전극(42c)을 형성한다. 이어서 상기 스페이서(72) 및 제1 절연막 패턴(62a)을 건식 또는 습식식각 방법으로 제거한다. 이 경우 상기 언더컷용 절연막의 소정 두께를 제거하여 상기 하부전극(42c)의 아래부분을 노출시키는 변형된 언더컷용 절연막 패턴(102b)을 형성함으로써 커패시터의 유효면적을 증가시킨다. 따라서 상술한 본 발명의 실시예 1에 의하여 형성된 커패시터보다 높은 커패시턴스를 가진다. 물론 경우에 따라서 상기 언더컷용 절연막(102a)을 완전히 제거하여 상기 제1 식각 저지층 패턴(32a)을 노출시킬 수도 있다(참조도면 제18도). 이 경우는 상기 변형된 언더컷용 절연막 패턴(102b)을 형성하는 경우보다 커패시터의 유효면적이 더욱 증가한다.17 is a cross-sectional view for explaining a step of forming the lower electrode 42c and the modified undercut insulating film pattern 102b. The lower electrode 42c is formed by etching the deformed conductive layer pattern 42b so that the undercut insulation layer pattern 102a is not exposed by using the spacer 72 and the first insulating layer pattern 62a as an etch mask. . Subsequently, the spacer 72 and the first insulating layer pattern 62a are removed by a dry or wet etching method. In this case, the effective area of the capacitor is increased by removing the predetermined thickness of the undercut insulating film to form a modified undercut insulating film pattern 102b exposing the lower portion of the lower electrode 42c. Therefore, it has higher capacitance than the capacitor formed by Example 1 of this invention mentioned above. In some cases, the undercut insulating layer 102a may be completely removed to expose the first etch stop layer pattern 32a (see FIG. 18). In this case, the effective area of the capacitor is further increased than in the case of forming the modified undercut insulation pattern 102b.
이상 상술한 바와 같이 본 발명의 실시예들에 의하면, 넓은 유효 커패시터 면적을 가지는 원통형 하부 전극을 형성함으로써 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하여 후속 공정 시의 패턴불량 및 단차 도포성(step coverage)을 좋게하는 동시에 셀 커패시턴스를 증대시킬 수 있다.As described above, according to the embodiments of the present invention, by forming a cylindrical lower electrode having a large effective capacitor area, the step difference between the cell array region and the peripheral circuit region is maintained appropriately, so that the pattern defect and the step coating in the subsequent process are applied. It is possible to increase cell capacitance while improving step coverage.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.The present invention is not limited only to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea.
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