KR100328824B1 - Manufacturing method for capacitor - Google Patents
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Abstract
본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 왕관형 커패시터의 하부전극의 중앙부에 돌출부를 형성하여 커패시터의 정전용량을 증가시킬 수 있으나, 제조공정의 수가 많아 제조비용이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 다결정실리콘을 두껍게 증착하고, 식각영역 및 식각깊이를 조절하여 선택적으로 식각하여 왕관형 커패시터 하부전극의 중앙부에 돌출부를 갖는 형태의 커패시터 하부전극을 상대적으로 적은 공정단계를 사용하여 제조하여 제조비용을 절감하는 효과가 있다.The present invention relates to a capacitor manufacturing method, the conventional capacitor manufacturing method can increase the capacitance of the capacitor by forming a protrusion in the center of the lower electrode of the crown-shaped capacitor, but the manufacturing cost increases due to the number of manufacturing processes there was. In view of the above problems, the present invention provides a process step in which polycrystalline silicon is deposited thickly, and is selectively etched by adjusting an etching area and an etching depth to relatively reduce a capacitor lower electrode having a protrusion at the center of the crown capacitor lower electrode. It is effective to reduce the manufacturing cost by using.
Description
본 발명은 커패시터 제조방법에 관한 것으로, 특히 커패시터 하부전극의 절곡부인 상감(Damascene) 형성시 네가티브 포토레지스트의 특성을 이용함으로써 공정단계를 감소시키는데 적당하도록 한 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor, and more particularly, to a method of manufacturing a capacitor suitable for reducing process steps by using the characteristics of a negative photoresist when forming a damascene, which is a bent portion of a capacitor lower electrode.
도1a 내지 도1g는 종래 커패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착한 후, 그 절연막(2)에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시키고, 그 콘택홀에 플러그(3)를 형성한 후, 상기 구조의 상부전면에 산화막(4)을 증착한 다음, 상기 산화막(4)의 상부영역중 상기 플러그(3)의 상부측과 그 주변부에 해당하는 영역을 노출시키는 포토레지스트(PR) 패턴을 형성하는 단계(도1a)와; 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로, 상기 노출된 산화막(4)을 식각하여 그 하부의 플러그(3) 상부와 그 주변 일부의 절연막(2)을 노출시키는 단계(도1b)와; 상기 구조의 상부에 다결정실리콘(5)과 절연막(6)을 순차적으로 증착하는 단계(도1c)와; 상기 절연막(6)을 평탄화하여 상기 잔존하는 산화막(4)의 상부측에 증착된 다결정실리콘(5)을 노출시킴과 아울러 상기 플러그(3)의 상부측에 증착된 다결정실리콘(5)을 노출시키는 단계(도1d)와; 상기 구조의 상부에 다결정실리콘(7)을 증착하여 상기 잔존하는 절연막(6)의 사이에 위치하며 상기 플러그(3)의 상부측에서 노출된 다결정실리콘(5)에 접하는 패턴을 형성하는 단계(도1e)와; 상기 다결정실리콘(7),(5)을 평탄화하여 상기 잔존하는 산화막(4)과 절연막(6)의 상부전면을 노출시키는 단계(도1f)와; 상기 노출된 산화막(4)과 절연막(6)을 선택적으로 식각하여 상기 다결정실리콘(7),(5)으로 구성되는 커패시터의 하부전극을 형성하는 단계(도1g)를 포함하여 구성된다.1A to 1G are cross-sectional views illustrating a process of manufacturing a conventional capacitor. As shown therein, an insulating film 2 is deposited on an upper portion of a substrate 1 on which a semiconductor element is formed, and then contact holes are formed in the insulating film 2. By exposing a specific region of the semiconductor device, forming a plug 3 in the contact hole, depositing an oxide film 4 on the upper surface of the structure, and then plugging the plug into the upper region of the oxide film 4. Forming a photoresist (PR) pattern exposing a region corresponding to the upper side and its periphery of (3) (FIG. 1A); In the etching process using the photoresist (PR) pattern as an etching mask, the exposed oxide film (4) is etched to expose the upper portion of the plug (3) and the insulating film 2 of the surrounding portion (Fig. 1b); Sequentially depositing a polycrystalline silicon (5) and an insulating film (6) on top of the structure (FIG. 1C); Planarizing the insulating film 6 to expose the polysilicon 5 deposited on the upper side of the remaining oxide film 4 and to expose the polysilicon 5 deposited on the upper side of the plug 3. Step (FIG. 1D); Depositing polycrystalline silicon (7) on top of the structure to form a pattern located between the remaining insulating film (6) and in contact with the polysilicon (5) exposed on the upper side of the plug (FIG. 1e); Planarizing the polysilicon (7) and (5) to expose the remaining front surface of the oxide film (4) and the insulating film (6) (FIG. 1F); And selectively etching the exposed oxide film 4 and the insulating film 6 to form a lower electrode of a capacitor composed of the polysilicon 7 and 5 (FIG. 1g).
이하, 상기와 같은 종래 커패시터 제조방법을 좀 더 상세히 설명한다.Hereinafter, a conventional capacitor manufacturing method as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)에 모스 트랜지스터 등의 반도체 소자를 제조하고, 그 반도체 소자가 제조된 기판(1)의 상부에 절연막(2)을 증착한다.First, as shown in FIG. 1A, a semiconductor device such as a MOS transistor is manufactured on the substrate 1, and an insulating film 2 is deposited on the substrate 1 on which the semiconductor device is manufactured.
그 다음, 사진식각공정을 통해 상기 절연막(2)에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시킨다.Next, a contact hole is formed in the insulating layer 2 through a photolithography process to expose a specific region of the semiconductor device.
그 다음, 상기 구조의 상부전면에 다결정실리콘을 증착하고, 이를 평탄화하여 상기 콘택홀 내에서 상기 노출된 반도체 소자의 특정영역에 접속되는 플러그(3)를 형성한다.Next, polysilicon is deposited on the upper surface of the structure and planarized to form a plug 3 connected to a specific region of the exposed semiconductor element in the contact hole.
그 다음, 상기 구조의 상부전면에 산화막(4)을 두껍게 증착한다. 이때 증착되는 산화막(4)의 두께는 커패시터의 정전용량과 밀접한 관계가 있는 것으로, 그 두께가 두꺼울수록 커패시터의 정전용량이 증가하나 공정의 신뢰성을 고려하여 적당한 두께로 증착한다.Then, an oxide film 4 is thickly deposited on the upper surface of the structure. At this time, the thickness of the oxide film 4 to be deposited is closely related to the capacitance of the capacitor. The thicker the thickness, the more the capacitance of the capacitor increases, but is deposited in a suitable thickness in consideration of process reliability.
그 다음, 상기 산화막(4)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 플러그(3)의 상부측 및 그 주변부에 해당하는 산화막(4)의 상부영역을 노출시키는 포토레지스트(PR) 패턴을 형성한다.Then, photoresist PR is applied on the oxide film 4, and the photoresist is exposed and developed to expose the upper region of the oxide film 4 corresponding to the upper side and the peripheral portion of the plug 3. (PR) forms a pattern.
그 다음, 도1b에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 산화막(4)을 식각하여 그 하부의 플러그(3)와 그 플러그(3)의 주변부에서 소정면적을 갖는 절연막(2)의 일부를 노출시킨다.Next, as shown in FIG. 1B, the exposed oxide film 4 is etched by an etching process using the photoresist (PR) pattern as an etching mask, so that the lower portion of the plug 3 and the plug 3 can be etched. A portion of the insulating film 2 having a predetermined area is exposed in the peripheral portion.
그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부에 다결정실리콘(5)과 절연막(6)을 순차적으로 증착한다.Then, as shown in Fig. 1C, polycrystalline silicon 5 and insulating film 6 are sequentially deposited on top of the structure.
그 다음, 도1d에 도시한 바와 같이 상기 증착된 절연막(6)을 평탄화 또는 건식식각하여 상기 산화막(4)이 식각된 영역의 측면부에만 절연막(6)이 잔존하도록 함으로써, 상기 산화막(4)의 상부에 증착된 다결정실리콘(5)을 노출시킴과 아울러 상기 플러그(3)의 상부측에 위치하는 다결정실리콘(5)을 노출시킨다.Next, as illustrated in FIG. 1D, the deposited insulating film 6 is planarized or dry-etched so that the insulating film 6 remains only at the side portions of the region where the oxide film 4 is etched. In addition to exposing the polysilicon 5 deposited on top, the polysilicon 5 located on the upper side of the plug 3 is exposed.
그 다음, 도1e에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘(7)을 증착한다.Then, as shown in Fig. 1E, polycrystalline silicon 7 is deposited on the upper surface of the structure.
그 다음, 도1f에 도시한 바와 같이 상기 다결정실리콘(7)을 절연막(6)의 상부가 노출될 때까지 평탄화하여 상기 절연막(6)의 사이에서 상기 다결정실리콘(5)과 접속되는 다결정실리콘(7)을 잔존시키고, 상기 절연막(6)과 산화막(4)의 상부전면을 노출시킨다.Next, as shown in FIG. 1F, the polysilicon 7 is planarized until the upper portion of the insulating film 6 is exposed, and the polysilicon 5 connected to the polysilicon 5 is interposed between the insulating films 6. 7) is left, and the upper surface of the insulating film 6 and the oxide film 4 is exposed.
그 다음, 도1g에 도시한 바와 같이 상기 노출된 절연막(6)과 산화막(4)을 식각하여 상기 절연막(2)의 상부전면을 노출시킴과 아울러 다결정실리콘(5,7)으로 이루어지는 커패시터 하부전극을 형성한다.Next, as shown in FIG. 1G, the exposed insulating film 6 and the oxide film 4 are etched to expose the upper front surface of the insulating film 2, and the capacitor lower electrode made of polycrystalline silicon 5 and 7. To form.
이후의 공정에서는 상기 커패시터 하부전극의 상부전면에 유전막을 증착하고, 그 유전막의 상부전면에 다결정실리콘을 증착함으로써 커패시터를 제조하게 된다.In the subsequent process, a capacitor is fabricated by depositing a dielectric film on the upper surface of the capacitor lower electrode and by depositing polysilicon on the upper surface of the dielectric film.
이와 같은 종래 커패시터 제조방법은 왕관형 커패시터의 하부전극의 중앙부에 돌출부를 형성하여 커패시터의 정전용량을 향상시킬 수 있다.Such a conventional capacitor manufacturing method can improve the capacitance of the capacitor by forming a protrusion in the center of the lower electrode of the crown capacitor.
상기한 바와 같이 종래 커패시터 제조방법은 왕관형 커패시터의 하부전극의 중앙부에 돌출부를 형성하여 커패시터의 정전용량을 증가시킬 수 있으나, 제조공정의 수가 많아 제조비용이 증가하는 문제점이 있었다.As described above, the conventional capacitor manufacturing method can increase the capacitance of the capacitor by forming a protrusion at the center of the lower electrode of the crown-shaped capacitor, but there is a problem that the manufacturing cost increases due to the number of manufacturing processes.
이와 같은 문제점을 감안한 본 발명은 상기 종래 커패시터 제조방법과 동일한 형태의 커패시터 하부전극을 보다 적은 수의 공정단계로 제조할 수 있는 커패시터 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a capacitor manufacturing method capable of manufacturing a capacitor lower electrode of the same type as the conventional capacitor manufacturing method with fewer process steps.
도1a 내지 도1g는 종래 커패시터 제조공정 수순단면도.1A to 1G are cross-sectional views of a conventional capacitor manufacturing process.
도2a 내지 도2f는 본 발명 커패시터의 제조공정 일실시예를 보인 수순단면도.Figure 2a to 2f is a cross-sectional view showing an embodiment of the manufacturing process of the capacitor of the present invention.
도3a 내지 도3f는 본 발명 커패시터의 제조공정의 다른 실시예를 보인 수순단면도.3A to 3F are cross-sectional views showing another embodiment of the manufacturing process of the capacitor of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:절연막1: Substrate 2: Insulation film
3:플러그 4:산화막3: plug 4: oxide film
5:다결정실리콘5: polycrystalline silicon
상기와 같은 목적은 두꺼운 다결정시리콘을 플러그가 삽입된 절연막의 상부에 증착하고, 그 다결정실리콘의 식각영역과 식각깊이를 조절하여 커패시터 하부전극을 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is achieved by depositing a thick polycrystalline silicon on top of an insulating film into which a plug is inserted, and adjusting the etching region and the etching depth of the polysilicon to form a capacitor lower electrode. When described in detail with reference to the drawings as follows.
도2a 내지 도2f는 본 발명 커패시터 제조방법의 일실시 공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착하고, 그 절연막(2)에 콘택홀을 형성한 후, 그 콘택홀에 위치하여 상기 반도체 소자의 특정영역에 접속되는 플러그(3)를 형성하고, 그 구조의 상부전면에 두꺼운 다결정실리콘(5)을 증착한 후, 상기 플러그(3)의 상부측에 해당하는 다결정실리콘(5)의 상부를 노출시키는 포토레지스트(PR1) 패턴을 형성하는 단계(도2a)와; 상기 포토레지스트(PR1) 패턴을 식각마스크로 사용하는 식각공정으로 상기 증착된 다결정실리콘(5)의 상부일부를 식각하고, 그 포토레지스트(PR1) 패턴을 제거하는 단계(도2b)와; 상기 구조의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 상기 다결정실리콘(5)의 상부일부가 식각되어 단차가 형성된 영역의 중앙부와 상기 다결정실리콘(5)이 식각된 영역으로 부터 소정거리 이격된 위치의 식각되지 않은 다결정실리콘(5)의 상부에 위치하는 포토레지스트(PR2) 패턴을 형성하는 단계(도2c)와; 상기 포토레지스트(PR2) 패턴을 식각마스크로 하는 식각공정으로 상기 다결정실리콘(5)의 상부일부를 식각하고, 상기 포토레지스트(PR2) 패턴을 제거하는 단계(도2d)와; 상기 다결정실리콘(5)이 식각된 영역의 내에 절연물질(6)을 도포하는 단계(도2e)와; 상기 절연물질(6)을 식각마스크로 하는 식각공정으로 노출된 다결정실리콘(5)을 제거하여 그 하부측의 절연막(2)을 노출시킴으로써 커패시터의 하부전극(5)을 형성하고 상기 절연물질(6)을 제거하는 단계(도2f)로 구성된다.2A to 2F are cross-sectional views of one embodiment of a method of manufacturing a capacitor according to the present invention. As shown therein, an insulating film 2 is deposited on a substrate 1 on which a semiconductor element is formed, and a contact is made to the insulating film 2. After the hole is formed, a plug 3 positioned in the contact hole and connected to a specific region of the semiconductor element is formed, and a thick polysilicon 5 is deposited on the upper surface of the structure, and then the plug 3 Forming a photoresist (PR1) pattern exposing an upper portion of the polysilicon 5 corresponding to the upper side of Fig. 2) (FIG. 2A); Etching an upper portion of the deposited polysilicon (5) by an etching process using the photoresist (PR1) pattern as an etching mask and removing the photoresist (PR1) pattern (FIG. 2B); A photoresist (PR2) is applied to the upper surface of the structure, exposed and developed so that a portion of the upper portion of the polysilicon 5 is etched to form a step, and from the region where the polysilicon 5 is etched. Forming a photoresist (PR2) pattern located on top of the non-etched polysilicon (5) at predetermined distances (FIG. 2C); Etching an upper portion of the polysilicon 5 by an etching process using the photoresist PR2 pattern as an etching mask, and removing the photoresist PR2 pattern (FIG. 2D); Applying an insulating material (6) in the region where the polysilicon (5) has been etched (FIG. 2E); The lower electrode 5 of the capacitor is formed by removing the polysilicon 5 exposed by the etching process using the insulating material 6 as an etching mask and exposing the insulating film 2 on the lower side thereof. ) Is removed (FIG. 2F).
이하, 상기와 같은 본 발명 커패시터 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing the capacitor of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 반도체 소자를 형성하고, 그 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)을 증착하고, 사진식각공정을 통해 상기 절연막(2)에 콘택홀을 형성하여 상기 반도체 소자의 특정영역을 노출시키고, 다결정실리콘의 증착 및 평탄화를 통해 상기 콘택홀 내에서 상기 반도체 소자의 특정영역에 접속되는 플러그(3)를 형성한다.First, as shown in FIG. 2A, a semiconductor device is formed on the substrate 1, the insulating film 2 is deposited on the upper surface of the substrate 1 on which the semiconductor device is formed, and the insulating film is formed through a photolithography process. A contact hole is formed in (2) to expose a specific region of the semiconductor element, and a plug 3 connected to the specific region of the semiconductor element is formed in the contact hole through deposition and planarization of polysilicon.
그 다음, 상기 구조의 상부전면에 다결정실리콘(5)을 두껍게 증착한다.Then, thick polycrystalline silicon 5 is deposited on the upper surface of the structure.
이때, 다결정실리콘(5)은 자체가 커패시터의 하부전극이 되는 것으로, 그 두께는 종래 동일위치에 증착하는 산화막보다 두껍게 증착한다.At this time, the polysilicon 5 itself becomes the lower electrode of the capacitor, and the thickness thereof is deposited thicker than that of the oxide film deposited at the same position.
그 다음, 상기 다결정실리콘(5)의 상부전면에 포토레지스트(PR1)를 증착하고, 노광 및 현상하여 상기 플러그(3)의 상부에 대응하는 다결정실리콘(5)의 상부를 노출시킨다. 이는 상기 절연막(2)에 콘택홀을 형성하기 위해 사용하는 사진식각공정의 마스크를 상기 포토레지스트(PR1)의 노광에 사용함으로써, 다른 마스크의 사용에 의한 비용의 증가를 방지할 수 있게 된다.Then, the photoresist PR1 is deposited on the upper surface of the polysilicon 5, and exposed and developed to expose the upper portion of the polysilicon 5 corresponding to the upper portion of the plug 3. This makes it possible to prevent an increase in cost due to the use of another mask by using a photolithography mask used to form contact holes in the insulating film 2 for exposure of the photoresist PR1.
그 다음, 도2b에 도시한 바와 같이 상기 패턴이 형성된 포토레지스트(PR1)를 식각마스크로 사용하는 식각공정으로 상기 노출된 다결정실리콘(5)을 식각한다. 이때 식각공정은 상기 다결정실리콘(5)의 전체를 식각하는 것이 아니라 상기 다결정실리콘(5) 두께의 반정도를 식각한 후 식각을 종료하고, 상기 포토레지스트(PR1)를 제거한다.Next, as shown in FIG. 2B, the exposed polysilicon 5 is etched by an etching process using the photoresist PR1 having the pattern as an etching mask. At this time, the etching process does not etch the entire polysilicon 5, but after etching about half of the thickness of the polysilicon 5, the etching is terminated, and the photoresist PR1 is removed.
그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트(PR2)를 도포하고 노광한다. 상기 다결정실리콘(5)에는 홈이 형성되어 있는 형태로 마스크를 통해 인가된 광은 상기 다결정실리콘(5)에서 간섭을 일으키며, 이를 현상하여 형성한 포토레지스트(PR2) 패턴은 상기 다결정실리콘(5)이 식각된 영역의 중앙(플러그의 상부중앙에 해당하는 다결정실리콘의 상부영역)과 상기 다결정실리콘(5)이 식각된 영역으로 부터 소정거리 이격된 다결정실리콘(5)이 식각되지 않은 영역의 상부측에 형성된다.Next, as shown in Fig. 2C, photoresist PR2 is applied and exposed on the upper front surface of the structure. The light applied through the mask in the form of the groove formed in the polysilicon 5 causes interference in the polysilicon 5, and the photoresist PR2 pattern formed by developing the polysilicon 5 forms the polysilicon 5 The upper side of the center of the etched region (the upper region of the polysilicon corresponding to the upper center of the plug) and the region in which the polysilicon 5 not etched a predetermined distance away from the region in which the polysilicon 5 is etched Is formed.
그 다음, 도2d에 도시한 바와 같이 상기 포토레지스트(PR2) 패턴을 식각마스크로 사용하는 식각공정으로 상기 다결정실리콘(5)의 노출영역 상부일부를 식각하고, 상기 포토레지스트(PR2) 패턴을 제거한다.Next, as shown in FIG. 2D, an upper portion of the exposed region of the polysilicon 5 is etched by an etching process using the photoresist PR2 pattern as an etching mask, and the photoresist PR2 pattern is removed. do.
그 다음, 도2e에 도시한 바와 같이 상기 도2d에서 다결정실리콘(5)이 식각된영역내에 절연물질(6)을 도포한다. 이때의 절연물질(6)은 포토레지스트, 스핀온 글라스 등을 사용할 수 있다.Then, as shown in Fig. 2E, an insulating material 6 is applied in the region where the polysilicon 5 is etched in Fig. 2D. In this case, the insulating material 6 may be a photoresist, spin-on glass, or the like.
그 다음, 도2f에 도시한 바와 같이 절연물질(6)을 식각마스크로 사용하는 식각공정으로 상기 노출된 다결정실리콘(5)을 식각한다. 이때의 식각공정은 노출된 다결정실리콘(5) 영역의 전체를 식각하는 것으로, 그 다결정실리콘(5) 하부의 절연막(2) 상부를 노출시킨다.Next, as shown in FIG. 2F, the exposed polysilicon 5 is etched by an etching process using the insulating material 6 as an etching mask. At this time, the etching process is to etch the entire area of the exposed polycrystalline silicon (5), to expose the upper portion of the insulating film (2) below the polysilicon (5).
이와 같은 과정을 통해 왕관형 커패시터의 하부전극 중앙부에 돌출영역을 형성할 수 있으며, 이후의 공정에서 상기 절연물질(6)을 제거하고, 유전막과 커패시터 상부전극을 순차적으로 형성한다.Through this process, a protruding region may be formed in the center of the lower electrode of the crown capacitor. In the subsequent process, the insulating material 6 is removed, and the dielectric film and the capacitor upper electrode are sequentially formed.
또한, 도3a 내지 도3f는 본 발명 커패시터 제조방법의 다른 실시예의 공정수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착하고, 그 절연막(2)에 콘택홀을 형성한 후, 그 콘택홀에 위치하여 상기 반도체 소자의 특정영역에 접속되는 플러그(3)를 형성하고, 그 구조의 상부전면에 두꺼운 다결정실리콘(5)을 증착한 후, 그 다결정실리콘(5)의 상부에 산화막(4)을 증착하고, 상기 플러그(3)의 상부측에 해당하는 산화막(4)의 상부를 노출시키는 포토레지스트(PR1) 패턴을 형성하는 단계(도3a)와; 상기 포토레지스트(PR1) 패턴을 식각마스크로 사용하는 식각공정으로 상기 증착된 산화막(4)을 식각하여 다결정실리콘(5)의 상부일부를 노출시키고, 그 포토레지스트(PR1) 패턴을 제거하는단계(도3b)와; 상기 구조의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 상기 노출된 다결정실리콘(5)의 상부중앙과 상기 다결정실리콘(5)이 노출된 영역으로 부터 소정거리 이격된 위치의 산화막(4)의 상부에 위치하는 포토레지스트(PR2) 패턴을 형성하는 단계(도3c)와; 상기 포토레지스트(PR2) 패턴을 식각마스크로 하는 식각공정으로 상기 다결정실리콘(5)을 그 저면부에 소정의 두께의 다결정실리콘(5)이 잔존하도록 식각하고, 상기 포토레지스트(PR2) 패턴을 제거하는 단계(도3d)와; 상기 노출된 다결정실리콘(5)의 상부와 그 주변부의 산화막(4)의 소정면적위에 위치하는 포토레지스트(PR3) 패턴을 형성하는 단계(도3e)와; 상기 포토레지스트(PR3) 패턴을 식각마스크로 하는 식각공정으로 왕관형의 커패시터 하부전극의 중앙부에 돌출영역을 갖는 커패시터 하부전극을 형성하는 단계(도3f)로 구성된다.3A to 3F are cross-sectional views of another embodiment of the capacitor manufacturing method of the present invention, in which the insulating film 2 is deposited on the substrate 1 on which the semiconductor element is formed, and the insulating film 2 is formed. After forming a contact hole in the), and forming a plug (3) located in the contact hole and connected to a specific region of the semiconductor element, and depositing a thick polysilicon (5) on the upper surface of the structure, Depositing an oxide film 4 on the polysilicon 5 and forming a photoresist PR1 pattern exposing an upper portion of the oxide film 4 corresponding to the upper side of the plug 3 (FIG. 3A). Wow; Etching the deposited oxide film 4 by an etching process using the photoresist PR1 pattern as an etching mask to expose a portion of the polysilicon 5 and removing the photoresist PR1 pattern ( 3b); Applying photoresist PR2 to the upper surface of the structure, exposing and developing the oxide film at a position separated by a predetermined distance from the upper center of the exposed polysilicon 5 and the region where the polysilicon 5 is exposed Forming a photoresist (PR2) pattern located above (4) (FIG. 3C); In the etching process using the photoresist (PR2) pattern as an etching mask, the polysilicon (5) is etched so that the polysilicon (5) having a predetermined thickness remains on the bottom surface thereof, and the photoresist (PR2) pattern is removed. (FIG. 3D); Forming a photoresist (PR3) pattern on the exposed polycrystalline silicon (5) and on the predetermined area of the oxide film (4) at its periphery (FIG. 3E); In the etching process using the photoresist PR3 pattern as an etching mask, a capacitor lower electrode having a protruding region is formed in the center of the crown capacitor lower electrode (FIG. 3F).
상기 도3a 내지 도3f에서 설명한 방법은 상기 도2a 내지 도2f의 제조기술과 기본적인 개념은 동일하고, 단지 커패시터 하부전극으로 되는 다결정실리콘(5)의 상부에 산화막(4)을 형성하여 도2b에서와 같이 다결정실리콘(5)의 상부일부를 선택적으로 제거하는 공정을 생략할 수 있어, 식각공정의 식각종료점을 찾는 어려운 공정을 수행하지 않을 수 있다.The method described in FIGS. 3A to 3F is the same as the manufacturing technique of FIGS. 2A to 2F, and the oxide film 4 is formed on the polycrystalline silicon 5 that becomes the capacitor lower electrode. As described above, the step of selectively removing the upper part of the polysilicon 5 may be omitted, and thus, a difficult process of finding an etching end point of the etching process may not be performed.
상기 도3c에서 사용하는 포토레지스트(PR) 패턴 또한 네가티브 포토레지스트를 사용하여 광의 간섭에 의해 패턴을 형성한다.The photoresist (PR) pattern used in FIG. 3C is also formed by interference of light using a negative photoresist.
상기한 바와 같이 본 발명 커패시터 제조방법은 커패시터의 하부전극물질을증착하고, 이를 선택적인 위치를 소정의 깊이로 식각하여 왕관형 커패시터 하부전극의 중앙부에 돌출부를 갖는 커패시터 하부전극을 상대적으로 적은 제조공정을 이용하여 제조함으로써, 제조비용을 절감하는 효과가 있다.As described above, the capacitor manufacturing method of the present invention deposits the lower electrode material of the capacitor, and etches the selective position to a predetermined depth, thereby producing a relatively small number of capacitor lower electrodes having protrusions in the center of the crown capacitor lower electrode. By using to manufacture, there is an effect of reducing the manufacturing cost.
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120444A (en) * | 1992-10-09 | 1994-04-28 | Fujitsu Ltd | Semiconductor storage device and manufacture thereof |
| JPH08316435A (en) * | 1995-05-22 | 1996-11-29 | Nec Corp | Manufacture of semiconductor storage device |
| KR970054008A (en) * | 1995-12-15 | 1997-07-31 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
| KR970054076A (en) * | 1995-12-27 | 1997-07-31 | 김광호 | Capacitor of Semiconductor Device and Manufacturing Method Thereof |
| KR970054077A (en) * | 1995-12-27 | 1997-07-31 | 김광호 | Method of manufacturing capacitors in semiconductor devices |
| KR970063729A (en) * | 1996-02-16 | 1997-09-12 | 김광호 | Method for manufacturing capacitor of semiconductor device |
| JPH1050955A (en) * | 1996-07-31 | 1998-02-20 | Nec Corp | Manufacturing method of semiconductor device |
| KR19980024671A (en) * | 1996-09-16 | 1998-07-06 | 포만 제프리 엘 | Manufacturing method of high capacitance accumulation node structure |
| JPH10261769A (en) * | 1997-03-19 | 1998-09-29 | Sony Corp | Method for forming storage node |
-
1999
- 1999-07-09 KR KR1019990027737A patent/KR100328824B1/en not_active IP Right Cessation
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120444A (en) * | 1992-10-09 | 1994-04-28 | Fujitsu Ltd | Semiconductor storage device and manufacture thereof |
| JPH08316435A (en) * | 1995-05-22 | 1996-11-29 | Nec Corp | Manufacture of semiconductor storage device |
| KR970054008A (en) * | 1995-12-15 | 1997-07-31 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
| KR970054076A (en) * | 1995-12-27 | 1997-07-31 | 김광호 | Capacitor of Semiconductor Device and Manufacturing Method Thereof |
| KR970054077A (en) * | 1995-12-27 | 1997-07-31 | 김광호 | Method of manufacturing capacitors in semiconductor devices |
| KR970063729A (en) * | 1996-02-16 | 1997-09-12 | 김광호 | Method for manufacturing capacitor of semiconductor device |
| JPH1050955A (en) * | 1996-07-31 | 1998-02-20 | Nec Corp | Manufacturing method of semiconductor device |
| KR19980024671A (en) * | 1996-09-16 | 1998-07-06 | 포만 제프리 엘 | Manufacturing method of high capacitance accumulation node structure |
| JPH10261769A (en) * | 1997-03-19 | 1998-09-29 | Sony Corp | Method for forming storage node |
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