Claims (6)
반도체기판상(10)에 형성된 필드산화막(12)에 의해 정의된 활성영역상에 게이트전극(14)을 형성하는 공정과; 상기 게이트전극(14)을 포함하여 상기 반도체기판(10)상에 순차적으로 형성된 하부층간절연막(16)과 상부층간절연막(18)을 사이에 두고 제1포토레지스트 패턴(20)을 형성하는 공정과; 상기 제1포토레지스트 패턴(20)을 마스크로 사용하여 상기 상부층간절연막(18)과 하부층간절연막(16)을 순차적으로 식각하여 콘택홀(19)을 형성하는 공정과; 상기 제1포토레지스트 패턴(20)의 일부를 식각하여 상기 상부층간절연막(18)의 상기 콘택홀(19)에 인접한 에지부위의 표면이 노출되도록 제2포토레지스트 패턴(20a)을 형성하는 공정과; 상기 제2포토레지스트 패턴(20a)을 마스크로 사용하여 상기 상부층간절연막(18)을 식각하는 공정과; 상기 제2포토레지스트패턴(20a)의 일부를 식각하여 상기 상부층간절연막(18)의 상기 콘택홀(19)에 인접한 에지부위의 표면이 노출되도록 제3포토레지스트 패턴을 형성하는 공정과; 상기 제3포토레지스트 패턴을 마스크로 사용하여 상기 상부층간절연막(18)의 에지부위가 계단구조를 갖도록 소정의 두께로 식각하는 공정과; 상기 제3포토레지스트 패턴의 제거 후, 상기 콘택홀(19)을 포함하여 상기 하부층간절연막(16) 및 상기 상부층간절연막(18)상에 하부전극용 폴리실리콘막(22)을 형성하고, 그리고 그 위에 절연막 패턴(24a)을 형성하는 공정과; 상기 절연막 패턴(24a)을 마스크로 사용하여 상기 하부전극용 폴리실리콘막(22) 및 상기 상부층간절연막(18)을 순차적으로 식각하는 공정을 포함하는 반도체 장치의 커패시터 제조 방법.Forming a gate electrode (14) on an active region defined by a field oxide film (12) formed on a semiconductor substrate (10); A step of forming a first photoresist pattern 20 including the lower interlayer insulating film 16 and the upper interlayer insulating film 18 which are sequentially formed on the semiconductor substrate 10 including the gate electrode 14, ; Forming a contact hole (19) by etching the upper interlayer insulating film (18) and the lower interlayer insulating film (16) sequentially using the first photoresist pattern (20) as a mask; A step of etching a part of the first photoresist pattern 20 to form a second photoresist pattern 20a such that a surface of an edge portion adjacent to the contact hole 19 of the upper interlayer insulating film 18 is exposed; ; Etching the upper interlayer insulating film 18 using the second photoresist pattern 20a as a mask; Etching a part of the second photoresist pattern 20a to form a third photoresist pattern so that a surface of an edge portion adjacent to the contact hole 19 of the upper interlayer insulating film 18 is exposed; Using the third photoresist pattern as a mask to etch the edge portions of the upper interlayer insulating film 18 to a predetermined thickness so as to have a stepped structure; After the removal of the third photoresist pattern, a lower electrode polysilicon film 22 is formed on the lower interlayer insulating film 16 and the upper interlayer insulating film 18 including the contact hole 19, Forming an insulating film pattern (24a) thereon; And sequentially etching the lower electrode polysilicon film (22) and the upper interlayer insulating film (18) using the insulating film pattern (24a) as a mask.
제1항에 있어서, 상기 상부층간절연막(18)은 BPSG, HTO, LTO, 그리고 USG 중 어느 하나로 형성되는 반도체 장치의 커패시터 제조 방법.The method of claim 1, wherein the upper interlayer insulating layer (18) is formed of any one of BPSG, HTO, LTO, and USG.
제1항에 있어서, 상기 하부층간절연막(16)은 제1층간절연막(16a)과 제2층간절연막(16b)으로 형성되는 반도체 장치의 커패시터 제조 방법.The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein the lower interlayer insulating film (16) is formed of a first interlayer insulating film (16a) and a second interlayer insulating film (16b).
제3항에 있어서, 상기 하부층간절연막(16a)은 BPSG, HTO, LTO, 그리고 USG 중 어느 하나로 형성되는 반도체 장치의 커패시터 제조 방법.The method of claim 3, wherein the lower interlayer insulating layer (16a) is formed of any one of BPSG, HTO, LTO, and USG.
제3항에 있어서, 상기 제2층간절연막(16b)은 SiN과SiON 중 어느 하나로 형성되는 반도체 장치의 커패시터 제조 방법.The method of claim 3, wherein the second interlayer insulating film (16b) is formed of any one of SiN and SiON.
제1항에 있어서, 상기 절연막 패턴(24a)은 SOG로 형성되는 반도체 장치의 커패시터 제조 방법.The method of claim 1, wherein the insulating film pattern (24a) is formed of SOG.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.