KR960025741A - 데이타 라인 구동회로 - Google Patents

데이타 라인 구동회로 Download PDF

Info

Publication number
KR960025741A
KR960025741A KR1019940033243A KR19940033243A KR960025741A KR 960025741 A KR960025741 A KR 960025741A KR 1019940033243 A KR1019940033243 A KR 1019940033243A KR 19940033243 A KR19940033243 A KR 19940033243A KR 960025741 A KR960025741 A KR 960025741A
Authority
KR
South Korea
Prior art keywords
data line
node
gate
dbb
nmos transistor
Prior art date
Application number
KR1019940033243A
Other languages
English (en)
Other versions
KR0140474B1 (ko
Inventor
이재진
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019940033243A priority Critical patent/KR0140474B1/ko
Publication of KR960025741A publication Critical patent/KR960025741A/ko
Application granted granted Critical
Publication of KR0140474B1 publication Critical patent/KR0140474B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048Data bus control circuits, e.g. precharging, presetting, equalising
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 데이타라인 구동회로에 관한 것으로, 진위 데이타라인(db) 및 보수데이타라인(dbb) 사이에 연결된 등화 회로가 상기 데이타라인(db,dbb)의 스윙폭에 의해 동작되도록 회로를 구현하여 리드 동작에서 상기 데이타라인 (db,/db)의 스윙폭이 다이오드의 문턱전압(Vt)보다 작게 움직일때는 상기 다이오드가 동작하지 않게하고, 라이트 동작 이후에 리드 동작이 수행되는 경우에 상기 다이오드를 통하여 상기 데이타라인(db,dbb)이 빠르게 천이될 수 있도록 함으로써, 라이트 동작 이후의 리드 동작에서 동작속도를 향상시켰다.

Description

데이타 라인 구동회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 리드 라이트 동작에 의한 데이타라인 구동회로를 도시한 회로도.

Claims (13)

  1. 선택된 비트라인의 데이타를 증폭시켜서 진위 데이타라인(db) 및 보수 데이타라인(dbb)으로 전달하기 위한 비트라인 감지 증폭기와, 상기 진위 데이타라인 (db) 및 보수 데이타라인(dbb)의 데이타를 증폭시켜서 출력단자로 전달하기 위한 데이타라인 감지 증폭기와, 상기 진위 데이타라인(db) 및 보수 데이타라인(dbb)을 전원전압(Vcc) 또는 전지전압(Vss)으로 프리차지시키기 위한 클램프 수단과, 상기 진위 데이타라인(db) 및 보수 데이타라인(dbb)의 전압 스윙폭에 의해 동작이 결정되어 상기 데이타라인의 천이속도를 결정하는 등화 수단을 구비하는 것을 특징으로 하는 데이타라인 구동회로.
  2. 제1항에 있어서, 상기 클램프 수단이, 리드 동작에서는 상기 데이타라인( db,dbb)으로 전원전압(Vdd)및 로우 임피던스를 공급하고, 라이트 동작에서는 상기 데이타라인(db,dbb)으로 전원전압(Vdd) 및 접지전압(Vss)을 공급하는 것을 특징으로 하는 데이타라인 구동회로.
  3. 제1항에 있어서, 상기 등화 수단은 리드 동작에서만 동작하는 것을 특징으로 하는데이타라인 구동회로.
  4. 제1항에 있어서, 상기 등화 수단은 노드(N3)및 노드(N6) 사이에 접속된 인버터(G3)와, 노드(N1) 및 노드(N7) 사이에 접속되며 게이트가 노드(N2)에 연결된 MPOS트랜지스터(Q22)와 상기 노드(N7) 및 상기 노드(N2) 사이에 접속되며 게이트가 상기 노드(N6)에 연결된 PMOS트랜지스터(Q23)와 상기 노드(N1) 및 상기 노드(N8) 사이에 접속되며 게이트가 상기 노드(N6)에 연결된 PMOS트랜지스터(Q24)와 상기 노드(N8) 및 상기 노드(N2) 사이에 접속되며 게이트가 상기 노드(N1)에 연결된 PMOS트랜지스터(Q25)로 구성된 것을 특징으로 하는 데이타라인 구동회로
  5. 제1항에 있어서, 상기 등화 수단은 상기 진위 데이타라인(db) 및 노드(N9)사이에 접속되며 게이트가 노드(N2)에 연결된 NMOS트랜지스터(Q29)와 상기 노드(N9) 및 접지전압(Vss) 사이에 접속되고 게이트가 노드(N6)에 연결된 NMOS트랜지스터(Q 30)와 상기 진위 데이타라인(db) 및 노드(N10) 사이에 접속되고 게이트가 노드(N6)에 연결된 NMOS트랜지스터(Q31)와 상기 노드(N10) 및 상기 보수 데이타라인(db) 사이에 접속되며 게이트가 상기 진위 데이타라인(db)에 연결된 NMOS트랜지스터(Q32)로 구성된 것을 특징으로 하는 데이타라인 구동회로.
  6. 제5항에 있어서, 상기 등화 수단은 정상적인 리드 동작에서 상기 전위 데이타라인(db) 및 보수 데이타라인(dbb)을 전원전압(Vcc)으로 클램핑하고, 상기 진위 데이타라인(db) 및 보수 데이타라인(dbb)의 전위치가 상기 PMOS트랜지스터의 문턱전압(Vt) 이상일 경우에 동작하는 것을 특징으로 하는 데이타라인 구동회로.
  7. 제6항에 있어서, 상기 PMOS트랜지스의 게이트 신호가 접지전압(Vss)인 데이타라인 구동회로.
  8. 제1항에 있어서, 상기 등화 수단은, 전원전압(Vdd) 및 진위 데이타라인(db) 사이에 접속되며 게이트가 노드(N3)에 연결된 NMOS트랜지스터(Q26)와, 전원전압( Vdd) 및 보수 데이타라인(dbb) 사이에 접속되며 게이트가 상기 노드(N3)에 연결된 NMOS트랜지스터 (Q27)로 구성된 것을 특징으로 하는 데이타라인 구동회로.
  9. 제8항에 있어서, 상기 등화 수단은, 상기 진위 데이타라인(db) 및 보수 데이타라인(dbb) 사이에 접속되며 게이트가 상기 노드(N3)에 연결된 NMOS트랜지스터( Q28)로 구성된 것을 특징으로 하는 데이타라인 구동회로.
  10. 제9항에 있어서, 상기 둥화 수단은, 상기 진위 데이타라인(db) 및 노드(N11) 사이에 접속되며 게이트가 노드(N2)에 연결된PMOS트랜지스터(Q33)와, 상기 노드(N11) 및 상기 보수 데이타라인(dbb)사이에 접속되며 게이트에 상기 노드(N3)가 연결된 NMOS트랜지스터(Q34)와, 상기 진위 데이타라인(db) 및 노드(M12) 사이에 접속되며 게이트가 노드(N3)에 연결된NMOS트랜지스터(Q35)와, 상기 노드(N12) 및 졉지전압(Vss) 사이에 접속되며 게이트에 상기 진위 데이타라인(db)이 연결된PMOS트랜지스터(Q36)로 구성된 것을 특징으로하는 데이타라인 구동회로.
  11. 제10항에 있어서, 상기 동화 수단은, 상기 데이타라인(db) 및 노드(N3) 사이에 접속되며 게이트가 상기 보수 데이타라인 (dbb)에 연결된NMOS 트랜지스터(Q37)와, 상기 노드(N13) 및 상기 보수 데이타라인(dbb)사이에 접속되며 게이트가 노드(N3)에 연결된 NMOS트랜지스터(Q38)와, 상기 진위 데이타라인(db) 및 노드(N4) 사이에 접속되며 게이트에 노드(N3)이 연결된 NMOS트랜지스터(Q39)와, 상기 노드(N4) 및 상기 보수 데이타라인 (dbb) 사이에 접속되며 게이트가 상기 진위 데이타라인(db)에 연결된NMOS트랜지스터(Q40)로 구성된 것을 특징으로 하는 데이타라인 구동회로.
  12. 제11항에 있어서, 상기 등화 수단은, 정상적인 리드 동작에서 상기 진위 데이타라인(db) 및 보수 데이타라인 (dbb)을 전원전압(Vcc)으로 클램핑하고, 상기 진위 데이타라인(db)및 보수 데이타라인(dbb)의 전위치가 상기 NMOS트랜지스터의 문턱전압(Vt)보다 작을 경우에 동작하는 것을 특징으로 하는 데이타라인 구동회로.
  13. 제12항에 있어서, 상기 NMOS트랜지스의 게이트 신호가 전원전압(Vcc)인 데이타라인 구동회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940033243A 1994-12-08 1994-12-08 데이타 라인 구동회로 KR0140474B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940033243A KR0140474B1 (ko) 1994-12-08 1994-12-08 데이타 라인 구동회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940033243A KR0140474B1 (ko) 1994-12-08 1994-12-08 데이타 라인 구동회로

Publications (2)

Publication Number Publication Date
KR960025741A true KR960025741A (ko) 1996-07-20
KR0140474B1 KR0140474B1 (ko) 1998-07-15

Family

ID=19400674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940033243A KR0140474B1 (ko) 1994-12-08 1994-12-08 데이타 라인 구동회로

Country Status (1)

Country Link
KR (1) KR0140474B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030026214A (ko) * 2001-09-25 2003-03-31 미쓰비시덴키 가부시키가이샤 반도체 기억 장치 및 그 테스트 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7738307B2 (en) 2005-09-29 2010-06-15 Hynix Semiconductor, Inc. Data transmission device in semiconductor memory device
KR100804152B1 (ko) * 2005-09-29 2008-02-19 주식회사 하이닉스반도체 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030026214A (ko) * 2001-09-25 2003-03-31 미쓰비시덴키 가부시키가이샤 반도체 기억 장치 및 그 테스트 방법

Also Published As

Publication number Publication date
KR0140474B1 (ko) 1998-07-15

Similar Documents

Publication Publication Date Title
KR890012321A (ko) 레벨시프트회로를 사용한 고속센스방식의 반도체장치
KR0127240B1 (ko) 기억소자의 칼럼개시신호 발생장치
KR980011487A (ko) 반도체 메모리 디바이스
KR970051189A (ko) 메모리의 데이타 읽기회로
US5200710A (en) Current mirror amplifier circuit and method of driving the same
KR0147712B1 (ko) 에스램의 저전압 동작용 비트 라인 회로
KR960025741A (ko) 데이타 라인 구동회로
KR950006300B1 (ko) 반도체 메모리 회로
KR970003259A (ko) 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬 및 그 제어방법
KR960006283A (ko) 데이타 출력버터
KR20000045361A (ko) 워드라인 구동장치
US4584493A (en) Self referenced sense amplifier
KR100190761B1 (ko) 비트라인 감지 증폭기
US6353567B1 (en) Data outputting circuit for semiconductor memory device
USRE33725E (en) Self referenced sense amplifier
KR100388225B1 (ko) 센서앰프 출력 조정회로
US5406528A (en) Data output buffer
KR980005012A (ko) 반도체 메모리 장치의 데이터 라인 프리차지회로
KR100233708B1 (ko) 반도체 메모리 장치의 라이트 드라이버 회로 및 라이트 복구타임 확보방법
KR0179810B1 (ko) 메모리의 출력버퍼회로
KR100307521B1 (ko) 워드라인구동회로
KR100230374B1 (ko) 감지증폭기
JPH10112183A (ja) 半導体記憶装置
KR960042753A (ko) 워드라인 제어 회로
KR100262666B1 (ko) 센스증폭기 제어를 위한 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060220

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee