KR960013787B1 - 위상동기루프의 위상차정보 처리회로 - Google Patents

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내용 없음.

Description

위상동기루프의 위상차정보 처리회로

제1도는 일반적인 위상동기루프의 위상차 검출장치 블럭 구성도.

제2도는 종래 절대 위상차 검출장치 상세 구성도.

제3도는 종래 위상동기루프의 절대 위상차 검출장치 블럭 구성도.

제4도는 제2도 및 제3도의 각부 타이밍도.

제5도는 본 발명에 의한 위상동기루프의 위상차정보 처리회로 구성도.

제6도는 제5도의 카운트 인에이블 신호 발생부 상세구성도.

제7도는 제5도의 제어신호 발생부 상세구성도.

제8도는 제5도의 위상차 카운터부 및 위상차 데이타 발생부 상세 구성도.

제9도는 제5도의 각부 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

100 : 카운트 인에이블 신호 발생부 101 : 제어신호 발생부

102 : 위상차 카운터부 103 : 위상차 데이타 발생부

본 발명은 위상동기루프(PLL)의 위상차 정보 처리회로에 관한 것으로, 특히 위상동기루프에서 위상검출부로 검출된 9비트 이상의 위상차 데이타를 8비트 프로세서에서 적절하게 처리하기 위한 위상동기루프의 위상차정보 처리회로에 관한 것이다.

일반적으로 위상동기루프(PLL)에서 위상차 정보 검출은 제1도에 도시된 바와 같이, 위상차 검출을 제어하기 위한 제어신호와 데이타 및 어드레스를 버퍼링하는 제1 버퍼부(1)와, 상기 버퍼부(1)에서 출력된 위상차 데이타를 저장하고 처리된 데이타를 저장하는 메모리부(2)와, 임의의 데이타를 기록한 다음 다시 그 기록한 데이타를 읽어 버퍼부(1)와 메모리부(2)까지의 경로와 상태를 점검하는 자가 진단부(3)와, 기준클럭과 비교클럭 사이의 위상차를 높은 주파수로 카운터하여 위상차를 검출하는 것과는 달리 기준클럭을 비교클럭의 높은 주파수로 카운터하여 위상차를 검출하는 상대 위상차 검출부(4)와, 롱-텀(Long-Term)의 주기적인 위상차를 검출하는 위상차 검출부(5)와, 상기 상대 위상차 검출부(4)에서 검출된 위상차 데이타를 상기 메모리부(2)에 기록하기 위한 제어신호를 발생하고 상기 위상차 검출부(5)에서 출력되는 위상차 데이타를 버퍼에 기록하기 위한 제어신호를 발생하는 제어신호 발생부(6)와, 상기 제어신호 발생부(6)의 제어에 의해 위상차 데이타의 기록을 행하는 위상차 데이타 처리부(7)와, 다른 제어 시스템에서 발생된 제어시호와 데이타 및 어드레스를 버퍼링하여 상기 위상차 데이타 처리부(7)에 전송하는 제2 버퍼부(8)로 구성 되었다.

이와같이 구성된 일반적인 위상동기루프의 위상차 정보 검출장치의 동작을 설명하면 다음과 같다.

먼저 제1 버퍼부(1)는 위상차 검출을 제어하기 위한 제어신호와 데이타 및 어드레스를 버퍼링하여 출력시키게 되고, 메모리부(2)는 제1 버퍼부(1)에서 출력된 위상차 데이터를 저장하고 처리된 데이타를 저장하게 된다.

이때, 자가 진단부(3)은 임의의 데이타를 기록한 다음 그 기록한 데이타를 읽어 제1 버퍼부(1)와 메모리부(2)까지의 경로와 상태를 점검하게 된다.

한편, 절대 위상차 검출부(4)는 기준클럭과 비교클럭 사이의 위상차를 높은 주파수로 카운터하여 위상차를 검출하는 것과는 달리 기준클럭을 비교클럭의 높은 주파수로 카운터하여 위상차를 검출하게 되는데, 이는 숏-텀(Short-Term) 주기의 위상차가 된다.

그리고, 위상차 검출부(5)는 롱-텀(Long-Term)의 주기적인 위상차를 검출하게 되며, 제어신호 발생부(6)는 상기 상대 위상차 검출부(4)에서 검출된 위상차 데이타를 상기 메모리부(2)에 기록하기 위한 제어신호를 발생하고 상기 위상차 검출부(5)에서 출력되는 위상차 데이타를 버퍼에 기록하기 위한 제어신호를 발생하게 된다.

이 제어신호에 의해 위상차 데이타 처리부(7)는 위상차 데이타의 기록을 행하게 되며, 제2 버퍼부(8)는 다른 제어 시스템에서 발생된 제어신호와 데이타 및 어드레스를 버퍼링하여 상기 이상차 데이타 처리부(7)에 전송하여 위상차 데이타의 처리가 원활히 이루어지도록 한다.

이러한 일반적인 위상동기루프의 위상차 정보 검출장치에서 적용되는 종래의 절대 위상차 검출장치는 제2도돠 같다.

도시된 바와 같이, 기준이 되는 기준클럭을 발생하는 기준클럭 발생부(9)와, 상기 기준클럭 발생부(9)에서 발생된 기준클럭을 비교클럭의 높은 주파수로 카운터하여 위상차를 검출하는 절대 위상차 검출부(10)로 구성 되었다.

이와 같이 구성된 종래 절대 위상차 검출장치의 동작을 설명하면 다음과 같다.

먼저, 기준클럭 발생부(9)는 입력 클럭을 카운트(9b)로 카운터하여 제4도의 (라)와 같은 기준클럭을 발생하게 되고, 절대 위상차 검출부(10)는 상기 기준클럭 발생부(9)에서 발생된 제4도의 (라)와 같은 기준클럭을 제1 및 제2 플립플롭(10a)(10b)으로 대치한 후 낸드 게이트(10d)로 낸드링하여 기준클럭의 상승에지에서 다음 상스에지까지의 구간인 제4도의 (마)와 같은 신호를 발생하게 된다.

그러면 위상차 카운터(10k)는 상기한 (마)의 “하이”(High)구간을 비교클럭없이 높은 주파수의 시스템 클럭으로 카운터하여 위상차 데이타의 비트수를 결정하게 되며, 그 결정된 위상차 데이타의 비트수에 의해 카운터(10t)는 카운팅을 행하여 8비트 이하의 위상차 데이타를 출력시키게 되는 것이다.

다음으로, 제3도는 종래 위상동기루프의 상대 위상차 검출장치 블럭 구성도이다.

도시된 바와 같이, 입력되는 기준 클럭(fs)을 수신하기 위한 기준클럭 수신부(11)와 상기 기준클럭 수신부(11)에서 출력된 수신 기준클럭을 소정 레벨로 분주하는 기준클럭 분주기(12)와, 디지탈 전압제어 발진부에서 출력된 발진 주파수를 소정 레벨로 분주하여 비교클럭(Ock)을 발생하는 비교클럭 분주기(13)와 상기 기준클럭과 비교클럭의 위상을 비교하여 그 위상차를 카운트 클럭(Cck)로 계수하여 8비트 이하의 상대 위상차 데이타를 발생하는 상대 위상차 검출부(14)와, 상기 상대 이상차 검출부(14)에서 발생된 위상차 데이타를 처리하는 중앙처리장치(15)와, 상기 중앙처리장치(15)의 동작 수행 프로그램이 내장된 램(16)과, 상기 중앙처리장치(16)에서 출력된 상대 위상차 데이타를 저장하는 램(17)과, 상기 상대 위상차 검출부(14)에서 출력된 상대 위상차 데이타를 아날로그 신호로 변환하여 그 아날로그 신호에 발진 주파수를 제어하는 디지탈 전압제어 발진부(18)와, 상기 디지탈 전압제어 발진부(18)에서 출력된 발진 클럭을 분배하는 클럭 분배부(19)로 구성 되었다.

이와 같이 구성된 종래 상대 위상차 정보 검출장치의 동작을 설명하면 다음과 같다.

먼저, 기준클럭 수신부(11)는 일벽되는 기준클럭(fs)을 수신하게 되고, 기준클럭 분주기(12)는 그 수신클럭을 소정 레벨로 분주하여 제4도의 (가)와 같은 기준클럭(Rck)을 발생하게 된다.

한편, 비교클럭 분주기(13)는 디지탈 전압제어 발진부(18)에서 출력된 비교클럭을 소정 레벨로 분주하여 제4도의 (나)와 같은 비교클럭(Ock)으로 상기 상대 위상찰 검출부(14)에 인가하게 된다.

그러면 상대 위상차 검출부(14)는 위상 비교기(14a)로 상기 기준 클럭(Rck)과 비교클럭(Ock)의 위상차를 검출하게 되고, 계수기(14b)로 그 위상차를 상기 디지탈 전압제어 발진부(18)에서 출력된 카운터클럭(Cck)으로 카운팅하여 8비트 이하의 상대 위상차 데이타를 발생하게 된다.

즉, 상대 위상차 검출부(14)는 입력되는 기준클럭과 비교클럭 사이의 위상차 검출을 비교클럭과 동종의 높은 주파수로 카운터하여 8비트 이하의 위상차 데이타를 발생시키게 되는 것이다.

이렇게 발생되는 8비트 이하의 상대 위상차 데이타는 디지탈 전압제어 발진부(18)에 인가되고, 디지탈 전압제어 발진부(18)는 디지탈/아날로그 변환기(18a)로 그 상대 위상차 데이타를 아날로그 신호로 변환을 하게 되며, 전압제어 발진기(18b)에서 아날로그 신호에 따라 발진 클럭을 보정하여 출력하게 되는 것이다.

그러나 이러한 종래의 위상차 검출장치는 다음과 같은 문제점을 발생하였다.

먼저, 상대 위상차 검출장치는 기준클럭을 비교클럭과 같은 동종의 높은 주파수로 카운터하여 8비트 이하의 위상차 데이타를 발생시켜 위상차를 검출하는데 이때 8비트 이하의 데이타를 발생시키기에 양자화 오차가 따르는 문제점이 있었다.

또한, 절대 위상차 검출장치는 제1도의 (e)의 “하이”구간마다 각각의 위상차 데이타를 검출하여 양장화 오차의 누적 및 슬립(Slip)현상을 검출할 수 없다는 단점이 있었다.

따라서 본 발명은 상기와 같은 종래의 위상차 검출장치의 제반 문제를 해결하기 위해 제안된 것으로서, 본 발명의 목적은 위상동기루프에서 위상검출부로 검출된 9비트 이상의 위상차 데이타를 8비트 프로세서부에서 적절하게 처리하도록 위상동기루프의 위상차 정보처리회로를 제공하는데 있다.

이러한 본 발명의 목적을 달성하기 위한 기술적 수단은, 기준 클럭과 비교클럭 및 카운터클럭을 입력받아 8비트 이상의 위상차 데이타의 발생을 위한 제어신호를 발생하는 제어신호 발생수단과;

상기 제어신호 발생수단에서 발생된 제어신호를 따라 위상차를 카운트하고 그 결과치로 위상차 데이타를 발생하여 위상차 데이타를 처리하는 프로세서로 전송하는 위상차 데이타 발생수단으로 이루어진다.

이하 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

제5도는 본 발명 위상동기루프의 위상차 정보 처리회로 구성도로서, 이에 도시된 바와같이 기준클럭(R_CK)과 비교클럭(O_CK)및 카운터클럭(C_CK)을 입력받아 카운터인에이블 신호를 발생하는 카운터 인에이블 신호 발생부(100)와, 상기 카운터 인에이블 신호 발생부(100)이 출력신호에 따라 상기 비교클럭(O_CK)을 처리하여 어드레스 증가 클럭(ADD), 기록가능신호(WP)를 발생하고, 상위 바이트와 하위 바이트의 구별신호를 출력하는 제어신호 발생부(101)와, 상기 카운터 인에이블 신호 발생부(100)에서 출력된 카운터 인에이블 신호에 따라 인에이블 되어 카운트를 행하고, 상기 제어신호 발생부(101)에서 출력된 로드신호에 따라 카운터를 로드시키는 위상차 카운터부(102)와, 상기 위상차 카운터부(102)에서 얻어진 카운터값을 상,하위 비트로 분할하여 위상차 데이타로 출력하는 위상차 데이타 발생부(103)로 구성 된다.

이와같이 구성된 본 발명에 의한 위상동기루프의 위상차 정보 처리회로의 작용, 효과를 첨부한 도면 제6도 내지 제9도를 참조하여 설명하면 다음과 같다.

먼저, 카운터 인에이블 신호 발생부(100)는 제6도에 도시된 바와 같이, 플립플롭(100a)으로 위상차 비교를 위한 제9도의 (나)와 같은 8KHz의 비교클럭(O_CK)을 그 비교클럭(O_CK)을 동종의 6.48MHz의 카운터클럭(O_CK)에 동기시켜 출력하게 되고, 플립플롭(100b)으로 그 출력과 상기 카운터 클럭을 동기시켜 출력하게되며, 앤드 게이트(100c)로 플립플롭(100a)(100b)의 각 출력신호를 논리곱하여 그 결과신호로 위상차 리드신호(PD-RD)를 발생하게 된다.

아울허 플립플롭(100e)으로 인버터(100d)의 출력신호를 제9도의 (가)와 같은 4KHz의 기준클럭(R_CK)으로 동기시켜 위상차 데이타 이에이블 신호(PD-EN)를 발생하게 되며, 그 출력신호를 플립플롭(100g)(100h)(100k)으로 순차 래치시켜 PD-RD8이라는 신호를 발생하게 된다.

즉, 카운터 인에이블 신호 발생부(100)는 4KHz의 기준클럭(R_CK)의 상승에지부터 8KHz 비교클럭(O_CK)의 상승에지까지의 구간을 제9도의 (다)와 같은 카운터 인에이블 신호(EN)로 출력하여 위상차 카운터부(102)에 입력시키게 된다.

아울러 그 출력신호를 제어신호 발생부(101)에도 입력시키게 되며, 이에따라 제어신호 발생부(101)는 제7도에 도시된 바와같이, 플립플롭(101f)으로 그 출력 신호를 128k클럭을 래치시켜 출력하게 되고, 그 출력신호를 클럭으로 하여 플립플롭(100d)(101m)에서 입력 데이타를 래치시켜 PD-QA와 PD-AD라는 신호를 생성하게 된다.

또한, 상기한 생성신호를 이용하여 플립플롭(101s)에서는 PD-QD라는 신호를 발생하게 되고, 그 신호와 상기 과정에서 생성된 PD-QC신호를 낸드게이트(101t)에서 낸드링하여 PD-LD라는 신호를 생성하여 상기한 위상차 카운터부(102)에 인가하게 된다.

즉, 제어신호 발생부(101)는 상기 카운터 인에이블 신호 발생부(100)에서 출력된 신호를 기준클럭(R_CK)과 비교클럭(O_CK)의 비교주기를 알기 위한 신호로 입력받고, 이 비교주기의 한주기 동안에 제9도의 (라)와 같이 2클럭의 어드레스 증가 클럭(ADD)을 발생시켜 프로세서부(도면에는 미도시)에 인가하게 된다.

아울러 상기 어들레스 증가 클럭(ADD)의 하강에지에서 상기 어드레스 증가 클럭(ADD)과 동일한 제9도의 9마)와 같은 클럭을 기록신호(WP)로써 발생하여 프로세서부에 입력시키게 된다.

또한, 상기 한 비교주기동안 상위바이트와 하위바이트를 구별시켜 주는 제9도의 (바)와 같은 상위 비트 선택신호(OE)를 출력하여 위상차 데이타 발생부(103)에 입력시키게 되고, 상기 기록신호(WP)의 두번째 하강에지에서 제3도의 (사)와 같은 클럭을 발생시켜 카운터 로드신호(LD)로써 위상차 카운터부(102)에 입력시키게 되며, 아울러 상기 위상차 데이타 발생부(103)에 래치(Latch)신호도 인가하게 된다.

이에 따라 이상차 카운터부(102)는 제9도의 (다)와 같이 입력되는 카운터 인에이블 신호(EN)가 “하이(H)”인 기간동안 카운터(102a)(102b)로 카운팅을 행하여 카운터값을 증가시키게 되고, 아울러 제9도이 (사)와 같은 로드신호(LD)의“로우(L)”기간에 상기한 카운터(102a)(102b)를 모두 “0”으로 로드시키게 된다.

상기 위상차 카운터부(102)에서 출력된 10비트 단위의 카운터값은 위상차 데이타 발생부(103)에 입력되며, 상기 위상차 데이타 발생부(103)는 제9도이 9바)와 같은 상위 비트선택신호(OE)에 따라 입력되는 10비트의 카운터값을 상위 비트(1바이트)와, 하위비트(1바이트)로 구별하여 제9도의 (아)와 같은 위상차 데이타(PDWQ[7...0])를 프로세서부에 입력시키게 된다.

여기서 위상차 데이타(PDWQ[7...0])의 구성은 위상차 비교 한주기동안 LSB와 MSB의 2바이트로 되어 있다.

LSB바이트(8비트)는 하위비트로 표시하기 위해 위상차 데이타(PDWQ[7...0])비트에 “0”을 입력하고, 나머지 위상차 데이타(PDWQ[6...0])에 순수한 카운터 값을 입력시킨다.

아울러 MSB바이트(8비트)는 상위비트를 표시하기 위해 위상차 데이타(PDWQ[7])비트에 “1”을 입력하고, 나머지 위상차 데이타(PDWQ[6...3])비트까지는 사용되지 않은 비트이므로 모두 “0”을 입력시키고 위상차 데이타(PDWQ[2...0])비트에 순수한 카운터값을 입력시킨다.

이와같이 10비트로 구성된 카운터값을 오버헤드 포함한 2바이트(16비트)의 위상차 데이타로 구성하여 프로세서부에 전송을 하게되며, 프로세서부는 위상차 데이타의 마직막 비트인 [7]비트를 검색하여 상위바이트인지 하위바인트인지를 구별하여 처리하게 되는 것이다.

이상에서 설명한 바와 같이 본 발명은 기준클럭과 비교클럭 사이의 위상차를 카운터하여 위상차 데이타를 출력하는 상대 위상차 검출방법으로 카운터 클럭의 주파수를 높게하여 카운터된 위상차 데이타 비트가 16비트로 구성되도록 함으로써 위상차 데이타의 양자화 오차를 감소시킬 수 있는 효과가 있다.

또한, 16비트의 위상차 데이타를 8비트 단위로 나누고, 상, 하위 비트를 구별함으로써 8비트의 데이타를 처리하는 프로세서부에서 위상차 데이타의 처리가 용이한 효과도 있다.

Claims (6)

1. 기준클럭과 비교클럭, 카운터클럭을 입력받아 8비트 이상의 위상차 데이타의 발생을 위한 제어신호를 발생하는 제어신호 발생수단과; 상기 제어신호 발생수단에서 발생된 제어신호를 따라 위상차를 카운트하고 위상차 데이타를 발생하여 위상차 데이타를 처리하는 프로세서로 전송하는 위상차 데이타 발생수단을 포함하여 구성된 것을 특징으로 하는 위상동기루프의 위상차 정보 처리 회로.
2. 제1항에 있어서, 상기 제어신호 발생수단은 기준클럭(R_CK), 비교클럭(O_CK), 카운터클럭(C_CK)을 입력받아 카운터인에이블 신호(EN)를 발생하는 카운터 인에이블 신호 발생부(100)와, 상기 카운터 인에이블 신호발생부(100)이 출력에 따라 상기 카운터 클럭을 처리하여 제어신호로써 로드신호(LD), 기록신호(WR), 래치신호(LT), 상, 하위바이트(OE) 판별신호를 발생하는 제어신호 발생부(101)로 구성된 것을 특징으로 하는 위상동기루프의 위상차 정보 처리 회로.
3. 제2항에 있어서, 상기 카운터 인에이블 신호 발생부(100)는 상기 기준클럭의 상승에이지에서부터 비교클럭의 상승에지까지의 구간을 카운터 인에이블 신호(EN)로 발생함을 특징으로 하는 위상동기루프의 위상차 정보 처리회로.
4. 제1항에 있어서, 상기 위상차 데이타 발생수단은 상에 제어수단에서 얻어진 카운터 인에이블 신호에 따라 인에이블 되어 위상차를 카운트하고 상기 제어신호 발생수단에서 얻어진 로드신호(LD)에 따라 카운터를 로드시키는 위상차 카운터부(102)와, 상기 위상차 카운터부(102)에서 얻어진 카운터값을 상기 제어신호 발생수단에서 얻어진 상,하위 판별신호(OE)에 따라 상위 및 하위 바이트로 분할하여 위상차 데이타로 프로세서에 인가하는 위상차 데이타 발생부(103)로 구성 된 것을 특징으로 하는 위상동기루프의 위상차 정보 처리회로.
5. 제4항에 있어서, 카운터 위상차 카운터부(102)는 위상차 카운터값을 10비트 단위로 특징으로 하는 위상동기루프의 위상차 정보 처리회로.
6. 제4항에 있어서, 상기 위상차 데이타 발생부(103)는 상기 분할한 위상차 데이타의 마지막 비트에 상위및 하위 바이트의 식별신호를 표시하여 출력하는 것을 특징으로 하는 위상동기루프의 위상차 정보 처리회로.