KR960011936B1 - 게이트 어레이 장치, 입력 회로, 출력 회로 및 전압 강하 회로 - Google Patents

게이트 어레이 장치, 입력 회로, 출력 회로 및 전압 강하 회로

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KR960011936B1
KR960011936B1 KR1019920001191A KR920001191A KR960011936B1 KR 960011936 B1 KR960011936 B1 KR 960011936B1 KR 1019920001191 A KR1019920001191 A KR 1019920001191A KR 920001191 A KR920001191 A KR 920001191A KR 960011936 B1 KR960011936 B1 KR 960011936B1
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도시까즈 세이
가오루꼬 야마다
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가부시끼가이샤 도시바
아오이 죠이찌
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Abstract

내용없음.

Description

게이트 어레이 장치, 입력 회로, 출력 회로 및 전압 강하 회로
제 1 도는 본 발명의 제1실시예에 관한 게이트 어레이의 칩 구성을 도시한 도면.
제 2 도는 제 1 도에 도시한 게이트 어레이 장치의 칩내 블럭도.
제 3 도는 회로판 상에서의 시스템 구성을 도시한 도면으로,
(a)는 종래의 3.3V 사양의 칩/5V 사양의 칩 혼재형 시스템을 도시한 도면.
(b)는 제1실시예에 관한 게이트 어레이 장치를 이용한 3.3V 사양/5V 사양 칩 혼재형 시스템을 나타내는 도면의 회로판 상에서의 시스템 구성을 도시한 도면.
제 4 도는 제 2 도 중의 전압 강하 회로의 구체예를 도시한 회로도로,
(a)는 기본 회로를 도시한 도면.
(b)는 전압 강하 전위의 조절 방법의 한 예를 설명하는 회로도.
제 5 도는 제 4 도에 도시한 전압 강하 회로의 변형예를 도시한 도면.
제 6 도는 제 2 도중 입력 회로의 구체예를 도시한 회로도.
제 7 도는 제 2 도중 출력 회로의 제1예를 도시한 도면.
제 8 도는 제 2 도중 출력 회로의 제2예를 도시한 도면.
제 9 도는 제 1 도 및 제 2 도 중의 베이직 셀 영역으로서의 강하 전위의 공급 방법의 제1예를 도시한 도면.
제 10 도는 제 1 도 및 제 2 도 중의 베이직 셀 영역으로의 강하 전위의 공급 방법의 제2예를 도시한 도면.
제 11 도는 제 l 도 및 제 2 도 중의 베이직 셀 영역으로의 강하 전위의 공급 방법의 제3예를 도시한 도면.
제 12 도는 제 11 도에 도시한 제3공급 방법을 이용한 게이트 어레이 장치의 칩내의 전위 분포를 도시한 도면.
제 13 도는 본 발명의 제2실시예에 관한 게이트 어레이 장치를 이용한 3.3V 사양 칩에 의한 회로판상의 시스템을 도시한 도면.
제 14 도는 제2실시예에 관한 게이트 어레이 장치의 칩의 내부 구성을 도시한 블럭도.
제 15 도는 제 14 도 중의 출력 회로의 구체적인 회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 205 ; 칩 12, 212 ; 베이직 셀 영역
14 ; I/O 회로 영역 16 ; 컬럼
20, 24 ; 전원선(5V) 22, 26 ; 전원선(3.3V)
50 ; 입력 패드전압 52 ; 강하부
54, 72 ; 버퍼부 56 ; 출력단
58 ; 보상부 70 ; 입력단
76, 220 ; 레벨 시프트부 78 ; 풀 업부
80, 228 ; 풀 다운부 82 ; 출력 패드 전극
84 ; H레벨 전압 보상부 102 ; 입력 회로
104 ; 출력 회로 106 ; 셀내 강하 회로
108 ; 논리 회로 208 ; 입력 회로부
2l0 ; 입력 버퍼 214 ; 논리 회로부
216 ; 출력 회로부 218, 218A, 218B ; 출력 버퍼
222 ; 강하부 A ; 강하 셀
B ; 베이직 셀
본 발명은 게이트 어레이 장치에 관한 것으로, 특히 게이트 어레이 장치의 저 전압회에 관한 것이다.
종래 소자의 미세화, 또는 칩의 저 소비 전력화 등에 따라 집적 회로(IC)의 저 전압화의 요구가 높아지고 있다. 저 전압화는 IC 외부에서는 공급 전압을 미리 떨어뜨리는 방법(5V에서 3.3V)이 일반적이다.
또 IC칩 내부에서 고려한 경우, 통상 회로의 동작 주파수가 균일한 것은 드물고, 고속 동작을 행하는 부분과 저속 동작을 행하는 부분이 혼재하고 있다. 회로의 스피드 및 파워는 전원 전압에 비례하기 때문에, 회로에는 그 동작 속도에 따른 전압을 공급하는 방식이 가장 효울이 좋고 이상적이다. 그러나 이와 같은 방식은 전원 계통이 복잡해지는 등의 문제로 실용성이 없다. 실제로는 단일 전원에 의해 모든 회로를 균일한 전압으로 동작시키는 방식이 대부분이고, 특히 사용자의 요구에 따라 설계되는 게이트 어레이 등의 ASIC에 있어서는 단일 전원으로 동작시키는 것이 통례이다.
종래의 단일 전원에 따른 방식에서는 하나의 보드(시스템) 상에서 5V로 동작하는 IC와 3.3V로 동작하는 IC가 혼재하는 경우, 2종류 이상의 전원이 필요해져서 전원의 공급 계통이 복잡해진다. 또 IC 사이에서는 3.3V에서 5V, 또는 5V에서 3.3V로의 인터페이스가 필요해지고, 특히 3.3V로 동작하는 칩에서 입력, 출력의 설계가 어렵다.
또 칩의 저 소비 전력화를 고려한 경우, 회로 중에서 저속으로 동작하는 부분만 전압을 떨어뜨리는 방법이 IC 칩 내에서의 시스템 성능을 떨어뜨리지 않고 저소비 전력화가 가능해서 좋지만, 종래와 같이 단일의 강하된 전원 전압을 이용하여 강하 전압을 균일하게 칩에 공급하는 방법에서는 모든 회로의 동작 속도가 전원 전압의 저하에 비례하여 저하하므로 그 성능이 떨어져 버린다.
이러한 문제의 대응책으로서 커스텀 제품에서는 강하 회로를 내장하고, 일부 회로 만을 강하된 전위에 의해 동작시키는 방식이 보고되고 있으나, 확산 공정이 고정이고 사용자의 요구에 따라 회로가 결정되는 게이트 어레이에 있어서는 특별히 유효한 방법/방식은 아직 보고되지 않고 있다. 또 커스텀 제품에 있어서도 회로의 동작 속도에 따라 전압을 변경하는 방법은 아직 확실치 않고, 특별히 유효한 방법/방식 등은 보고되지 않고 있다.
본 발명은 상기와 같은 점을 감안해서 된 것으로, 그 목적은 단일 전원 전위가 공급되고, 그 칩 내부에서 상기 전원 전위와 상기 전원 전위를 강하한 전위와의 각각에 의해 회로가 동작하여, 칩의 성능을 떨어뜨리지 않고, 칩의 저 전력화에 대응할 수 있는 게이트 어레이 장치를 제공하는 것이다.
본 발명에 따른 게이트 어레이 장치의 제1형태는, 단일 전원 전위가 외부에서 공급되는 것으로서, 게이트 어레이 장치의 칩 내에는 상기 전원 전위를 강하하는 전압 강하 수단이 설치되고, 상기 전원 전위에 의해 동작하는 제1회로와, 상기 전압 강하 수단에 의해 생성되는 강하 전위에 의해 동작하는 제2회로를 구비하는 것을 특징으로 한다.
또 제1형태의 게이트 어레이 장치의 칩내는 베이직 셀 영역과 I/O 회로 영역으로 각각 구분되어 있고, 상기 전압 강하 수단은 이들 2개의 영역 사이에 배치되어 상기 베이직 셀 영역을 상기 강하 전위에 의해 동작하도록 구성한 것을 특징으로 한다.
또 상기 베이직 셀 영역은 컬럼 단위로 분할되어 있고, 상기 전압 강하 수단은 상기 컬럼마다 설치되어, 상기 강하 전위를 상기 컬럼마다 공급하도록 구성한 것을 특징으로 한다.
또 상기 컬럼마다 설치된 전압 강하 수단에는 제1강하 전위를 생성하는 것과 제1강하 전위와는 다른 제2강하 전위를 생성하는 것의 적어도 2종류가 있고, 상기 베이직 셀 영역이 상기 적어도 2종류의 제1 및 제2강하 전위에 의해 동작되도록 구성한 것을 특징으로 한다.
또 본 발명에 따른 게이트 어레이 장치의 제2형태는 적어도 2종류의 각각 상이한 제1 및 제2전원 전위가 외부에서 공급되는 게이트 어레이 장치로서, 이 게이트 어레이 장치의 칩 내부는 베이직 셀 영역과 I/O회로 영역으로 각각 구분되어 있고, 상기 베이직 셀 영역은 상기 제1전원 전위에 의해 신호 처리를 행하고, 상기 I/O 회로 영역에 설치된 출력 회로는 상기 제1 및 제2전원 전위에 의해 신호 처리를 행하며, 또 외부로의 신호 출력은 상기 제1전원 전위에 의해 행하도록 구성한 것을 특징으로 한다.
본 발명에 따른 입력 회로는 제1전위를 가진 입력 신호가 공급되는 입력 단자와, 입격 단자에 일단(一端)을 접속한 상기 제1전위를 강하시키는 전압 강하부와, 이 전압 강하부의 타단(他端)에 일단을 접속한 버퍼부와, 이 버퍼부의 타단 접속된 출력 단자로 구성되는 것으로, 상기 전압 강하부와 상기 버퍼부와의 사이에 상기 전압 강하부에 의해 강하되는 전위를 보상하는 보상 수단을 구비하는 것을 특징으로 한다.
상기 보상 수단은 입력부를 가지고, 이 입력부가 상기 버퍼부의 타단과 상기 출력 단자와의 사이에 접속되며, 전류 통로의 일단은 상기 전압 강하부와의 사이에 접속되고, 그 타단은 상기 전압 강하부를 동작시키는 전원과 동일한 전원으로 접속되는 것을 특징으로 한다.
본 발명의 출력 회로는, 전원 전위에서 회로내 저 전위간에 직렬로 접속된 풀업부 및 풀 다운부와, 상기 풀 업부 및 풀 다운부의 상호 접속점에 접속된 출력단과, 이들 풀 업부 및 풀 다운부가 각각 입력부를 가지며 이들의 입력부가 각각 접속되고, 이 접속점에 버퍼부를 통해 접속된 입력단에 의해 구성되는 것으로서, 상기 입력부거리의 접속점과 상기 풀 업부의 입력부와의 사이에 신호 레벨을 시프트하는 레벨 시프트 수단을 구비하는 것을 특징으로 한다.
또 상기 출력 회로에 있어서, 상기 풀 업부 및 풀 다운부의 상호 접속점과 상기 출력단과의 사이에 출력 전압을 보상하기 위한 출력 전압 보상 수단을 구비하는 것을 특징으로 한다.
또 상기 출력 전압 보상 수단은 입력부를 가지고, 이 입력부는 상기 버퍼부에 접속되며, 출력 전압 보상수단의 전류 통로의 일단은 상기 전원 전위에 접속되고, 그 타단은 상기 풀 업부 및 풀 다운부의 상호 접속점과 상기 출력단과의 사이에 접속되는 것을 특징으로 한다.
본 발명에 따른 전압 강하 회로는 전원 전위에 애노드를 접속한 다이오드와, 상기 제1전원에 콜렉터를 접속하고, 베이스를 상기 다이오드의 캐소드에 접속한 제1바이폴라 트랜지스터를 가지고, 이 바이폴라 트랜지스터의 베이스와 에미터간 전압에 의해 강하 전위를 얻는 것으로, 상기 제1바이폴라 트랜지스터의 에미터에 콜렉터가 접속되며, 베이스가 상기 제1바이풀라 트랜지스터의 베이스와 공통으로 접속된 제2바이플라 트랜지스터를 구비하고, 상기 강하 전위가 상기 공통 접속 베이스와 제2바이폴라 트랜지스터의 에미터간 전압에 의해 얻어지도록 구성한 것을 특징으로 한다.
상기 전압 강하 회로에서 상기 다이오드의 캐소드와 상기 공통 베이스와의 사이에, 상기 제1전원에 콜렉터를 접속한 적어도 하나의 제4바이폴라 트랜지스터를 차례로 다링톤(darlinton) 접속하여 상기 강하 전압을 조절하도록 구성한 것을 특징으로 한다.
상기 전압 강하 회로에서 상기 다이오드는 콜렉터와 베이스를 공통으로 접속한 제3바이폴라 트랜지스터에 의해 구성되는 것을 특징으로 한다.
또 상기 제3바이폴라 트랜지스터는 스위치로, 이 스위치의 온/오프에 따라 상기 강하 전압의 발생이 제어되도록 구성된 것을 특징으로 한다.
또 상기 스위치를 절연 게이트형 FET로 구성한 것을 특징으로 한다.
제1형태의 게이트 어레이 장치에 있어서는 단일 전원 전위가 외부에서 공급되면서 그 칩 내부에 이 전원전위를 강하하는 전압 강하 수단을 설치해서 칩 내부에서 전원 전위를 강하한 강하 전위가 얻어진다. 따라서 외부에서 공급되는 전원 전위는 많이 보존되고 있는 반도체 장치와 완전히 동일한 것(예를 들면, 5V)으로 할 수 있다. 또 칩의 내부는 강하 전위(예를 들면, 3.3V)에 의해 제2회로가 구동되므로, 이 회로에서는 능동 소자의 미세화를 추진할 수 있다. 또 칩의 내부에는 외부에서 공급되는 전원 전위에 의해 구동되는 제1회로도 구비하고 있으므로, 이 회로를 이용해서 칩 외부로의 신호 출력 등을 행하면 그 밖의 외부 전원전위에 의해 동작하고 있는 반도체 장치와 신호 레벨을 변환하지 않고 신호를 송수신할 수 있다. 따라서 제1형태의 게이트 어레이 장치는 신호를 변환하기 위한 인터페이스를 내장하지 않아도 상기한 그 밖의 반도체 장치와 동일한 회로판 상에서 시스템화할 수 있다.
제2형태의 게이트 어레이 장치의 출력 회로에 있어서는 제1전원 전위(예를 들면, 3.3V)와 제2전원전위(예를 들면, 5V)에 의해 신호 처리를 행하고, 외부로의 신호 출력은 상기 제1전원 전위에 의해 신호 처리를 행한다. 따라서 제1전원 전위에 의해 동작하고 있는 그밖의 반도체 장치와, 제1형태와 마찬가지로 신호레벨 변환하기 위한 인터페이스를 내장하지 않고 동일 회로판 상에서 시스템화할 수 있다. 특히 제2형태의 게이트 어레이 장치가 갖는 출력 회로는 제2전원 전위(예를 들면, 5V)에 의해서도 신호 처리가 행해지므로, 칩내에서 신호 처리의 고속화가 도모된다.
상기 입력 회로에 있어서는 그 강하부와 상기 버퍼부와의 사이에 상기 강하부에 의해 강하되는 전위를 보상하는 보상 수단이 설치되어 있어서 강하되는 전위가 보상되어 강하 전위를 변동하기 어럽게 할 수 있다. 따라서 이 강하부에 접속되는 상기 버퍼부의 동작을 안정시킬 수 있다.
상기 출력 회로에 있이서는 입력부거리의 접속점과 상기 풀 업부의 입력부와의 사이로, 신호 레벨을 시프트하는 레벨 시프트 수단이 설치되어 있어서 풀 업부의 입력부로의 신호 레벨보다 높은 레벨의 신호를 출력단에 공급할 수 있다. 따라서 출력 회로에서는 칩 내부에서의 신호 레벨보다 높은 레벨의 신호를 칩 외부로 출력할 수 있다.
상기 전압 강하 회로에 있어서는, 그 강하 전위를 출력하기 위한 출력단을 베이스에 공통으로 접속하고, 콜렉터와 에미터의 전류 통로를 직렬로 접속한 2개의 바이풀라 트랜지스터로 구성함으로써, 출력단 이후에 접속된 전원선 전위가 떨어져도 고 전위측에 접속된 트랜지스터가 출력단측에 접속된 트랜지스터에 대해 전류(콜렉터 전류)를 흘리므로, 떨어진 전위를 신속히 본래의 전위로 회복시킬 수 있다. 즉 전원선에 접속된 부하의 저항값 변동에 대해 그 전위 회복의 응답 속도를 빠르게 할 수 있다. 따라서 강하 전위를 안정화할 수 있다.
이하, 도면을 참조해서 본 발명을 실시예에 따라 설명한다.
제 1 도는 본 발명의 제1실시예에 관한 게이트 어레이 장치의 칩 구성을 도시한 도면이다.
제 1 도에 도시한 바와 같이, 칩(10)은 베이직 셀(B)가 어레이 형태로 배설(配設)된 베이직 셀 영역(12)와, 영역(12)의 주위에 설치된 입출력 회로(이하, I/O 회로라 한다)(C)가 배치된 I/O 회로 영역(14)로 구성되어 있다. 베이직 셀 영역(12)는 복수의 컬럼(16)으로 분할되어 있고, 논리 회로는 이들 컬럼(12) 중에서 소자를 결선해서 형성된다. 컬럼(12)의 각각에는 전압을 강하하기 위한 강하용셀(A)가 설치되어 있고,강하된 전위는 베이직 셀 영역(12)에서 컬럼 16단위마다 공급되도록 되어 있다.
제 2 도는 제 1 도에 도시한 게이트 어레이 장치의 칩내 블럭도이다.
제 2 도에 도시한 바와 같이, I/O 회로 영역(14)에는 외부에서외 전원 전위를 수신하기 위한 수신 포트로서 전원 입력 회로(100)이 설치되어 있다. 전원 입력 회로(100)에는 외부 전원 전위(예를 들면, 5V)가 칩의 외부에서 공급되고, 외부 전원 전위는 전원선(20)을 통해 I/O 회로 영역(14)로 공급된다. 또 전원 입력회로(100)의 내부에는 전압 강하 회로가 구비되어 있고, 이 회로에 의해 강하된 강하전위(예를 들면, 3.3V)는 전원선(22)를 통해 I/O 회로 영역(14)로 공급된다. I/O 회로 영역(14)에 설치된 입력 회로(102)에는 외부로부터, 예를 들면 약 5V의 진폭을 갖는 입력 신호가 공급된다. 입력 회로(102)에는 5V의 진폭을 갖는 입력 신호에서 회로 자체를 보호하기 위해 보호 회로가 설치된다. 이 보호 회로는 외부 전원 전위(5V)에 캐소드가 접속된 입력 보호 다이오드 등이 이용된다. 회로에 대한 상세한 설명은 후술한다. 출력 회로(104)에서는 외부에 대해 약 5V의 진폭을 갖는 출력 신호가 출력된다. 출력 회로(104)에는 외부 전원 전위(5V)와 강하 전위(3.3V)가 공급된다.
강하 전위(3.3V)는 베이직 셀 영역(12)에서 얻어지는 칩 내부 신호(약 3.3V의 진폭을 갖는다)의 처리회로부를 구동하는데 이용된다. 외부 전원 전위(5V)는 칩 외부로 출력하는 출력 신호의 처리 회로부를 구동하는데 이용된다. 이러한 점에 대해서도 입력 회로와 마찬가지로 후술한다. 전원 입력회로(100)에서는 베이직 셀 영역(12)의 주위를 둘러싼 전원선(24)가 도출되어 있고, 이 전원선(24)는 베이직 셀 영역(12)의 컬럼(16)의 각각에 설치한 셀 전압 강하 회로(106)에 접속되어 있다. 전원선(24)에는 칩에 공급되는 외부 전원 전위(5V)가 그대로 공급된다. 전원선(24)에 공급된 외부 전원 전위(5V)는 셀 전압 강하 회로(106)에 의해 강하되어 셀내 강하 전위(3.3V)로 변환된다. 강하 전위(3.3V)는 컬럼(16)마다에 설치된 셀내 전원선(26)으로 공급되고, 베이직 셀 영역(12)에 형성되는 논리 회로(108)은 강하 전위(3.3V)에 의해 구동된다. 또 제 2 도에서는 저 전위, 예를 들면 GND(접지)에 접속된 전원선은 도면이 번잡해지기 때문에 생략하였지만, GND선은, 예를 들면 I/O 회로 영역(14)내에 있어서는 컬럼(16)마다로 셀내 전원선(26)에 병행해서 설치된다.
상기 구성의 게이트 어레이 장치는 단일 외부 전원 전위(5V)로 동작한다.
그러나 그 칩 내부에 있어서는 입력 회로(102)의 입력 보호 회로에 외부 전원 전위(5V)가 이용됨과 동시에 강하 전위(3.3V)로 동작한다. 출력 회로(104)는 외부 전원 전위(5V) 및 강하 전위(3.3V)의 전위로 동작한다. 또 베이직 셀 영역(12)에는 외부 전원 전위(5V)가 강하된 강하 전위(3.3V)가 공급되어 강하 전위(3.3V)에 의해 논리 회로(108)이 구동된다. 따라서 먼저 베이직 셀 영역(12)에는 셀에 인가되는 전압이 떨어져서 셀을 구성하기 위한 능동 소자를 미세화시킬 수 있고, 게이트 어레이의 집적도, 즉 집적 게이트 수를 증가시킬 수 있다. 특히 칩의 대부분을 차지하는 베이직 영역(12)가 저 전압화되므로, 칩의 소비 전력도 작아진다.
또 저 전압화에 따른 칩의 시스템 성능 저하라는 점에 대해서는 I/O 회로 영역(14)에 외부 전원 전위(5V)를 그대로 공급하여 외부 전원 전위(5V)에 의해, 예를 들면 출력 회로(104)를 동작시킴으로써 개선된다. 즉, 출력 회로(104)의 일부가 외부 전원 전위(5V)에 의해 스위칭되므로, 그 스위칭 속도는 3.3V의 전압으로 균일하게 동작하는 칩보다도 빨라져서 5V 사양의 칩과 비교해도 거의 손색없는 것으로 된다.
따라서 저 전압 사양의 칩에 있어서도, 처리 속도 저하가 보상되어 저 전압화해도 칩의 시스템 성능은 거의 떨어지지 않게 된다. 또 출력 회로(104)가 5V로 동작되기 때문에 약 5V의 진폭을 갖는 출력 신호를 출력할 수 있다. 마찬가지로 입력 회로(102)는 입력 보호 회로를 외부 전원 전위(5V)에 접속하므로, 약 5V의 진폭을 갖는 입력 신호를 입력시킬 수 있다. 따라서 본 발명에 따른 게이트 어레이 장치는 그 밖의 5V사양의 반도체 장치와 신호 레벨을 변환시키지 않고 서로 접속시킬 수 있고, 회로판 상에 이들을 혼재하여 시스템화할 수 있다. 또 그 전원은 그 밖의 5V 사양의 반도체 장치와 서로 공용할 수 있다.
제 3 도는 회로판 상에서의 시스템 구성을 도시한 도면이다. 제 3 도중 (a)는 종래의 3.3V 사양의 칩/5V 사양의 칩 혼재형 시스템을 도시한 것이고, (b)는 제1실시예에 관한 게이트 어레이 장치를 이용한 3.3V사양/5V 사양 칩 혼재형 시스템을 도시하는 것이다.
제 3 도(a)에 도시한 바와 같이, 종래의 혼재형 시스템에서는 회로판(30) 상에 5V 사양의 칩을 탑재한 반도체 장치(32)를 동작시키기 위한 전원선 VDD5V, 및 3.3V 사양의 칩을 탑재한 반도체 장치(34)를 동작시키기 위한 전원선 VDD3.3V를 배설해야 한다. 특히 장치(32)와 장치(34)와의 상호의 정보 신호의 교환을 인터페이스(36)을 통해 정보 신호의 레벨 등을 서로 변환시킬 필요도 있다.
제 3 도(b)에 도시한 바와 같이, 본 발명에 관한 게이트 어레이 장치(38)을 이용해서 혼재형 시스템을 만들면, 회로판(30)상에 배설된 전원선은 전원선 VDD만으로 된다. 또 5V 사양의 장치(32)와 게이트 어레이 장치(38)을 서로 접속할 때에도 정보 신호의 레벨 등을 서로 변환하는 인터페이스는 필요없어진다. 이와 같이 본 발명의 게이트 어레이 장치에 따르면 시스템의 설계를 용이하게 할 수 있음과 동시에 시스템을 구성하기 위한 보드(30)을 축소시킬 수도 있다.
다음에 상기 게이트 어레이의 내부 구성에 대해 제 4 도-제 12 도를 참조해서 상세히 설명한다.
제 4 도는 강하 회로(106)의 구체예를 도시한 회로도이다. 제 4 도중 (a)는 기본 회로를 도시한 도면이고, (b)는 전압 강하 회로의 조절 방법의 한 예를 설명하는 회로도이다.
제 4 도(a)에 도시한 바와 같이, 예를 들면 외부 전원 전위(5V)는 전원선(24A)에 의해 전압 강하 셀(A)내로 인도된다. 전원선(24A)에는 npn형 트랜지스터(Tr1 및 Tr2)의 콜렉터가 각각 접속되어 있다. npn형 트랜지스터(Tr1)은 콜렉터와 베이스가 서로 접속되어 다이오드화 되어 있다. 다이오드화된 트랜지스터(Tr1)의 에미터(캐소드)는 트랜지스터(Tr2)의 베이스 및 트랜지스터(Tr2)에 직렬로 접속된 npn형 트랜지스터(Tr3)의 베이스에 각각 접속되어 있다.
상기 전압 강하 회로는 트랜지스터(Tr2 및 Tr3)의 베이스가 서로 공통으로 접속되어 있기 때문에 정상상태에서 이들 접속점의 노드(42) 및 출력 노드(40)의 전위는 거의 대등하다. 전위는 베이스의 공통 접속점노드(44)보다 pn 접합의 순방향 강하 전압 VF분(약 0.7V)만큼 낮다. 또 노드(44)의 전위는 전원선(24A)의 전위보다 약 0.7V만큼 낮다. 따라서 이와 같은 강하 회로는 5V를 3.6V로 강하할 수 있는 회로이다.
상기 강하 회로에서는 특히 출력 노드(40)에 접속되는 트랜지스터에 베이스를 공통으로 접속하고, 또 출력 노드(40)과 전원선(24A) 사이에 직렬로 접속된 트랜지스터를 이용함으로써 다음과 같은 효과를 얻을 수 있다.
예를 들면 과도 상태에 있어서, 출력 노드(40)의 앞에 접속된 도시하지 않은 부하에 많은 전류가 흐르고, 출력 노드(40)의 전위가 3.6V보다 낮아졌다고 가정한다. 이때 노드(44)에서 트랜지스터(Tr3)의 베이스로 전류가 흐르도록 되고, 노드(42)에서 콜렉터 전류가 출력 노드(40)으로 향해 흐른다. 그러나 노드(42)의 전위 강하에 수반하여 트랜지스터(Tr2)로도 베이스 전류가 흐르기 때문에, 트랜지스터(Tr2)의 콜렉터 전류는트랜지스터(Tr3)의 콜렉터 전류를 보급하는 형태로 흐른다. 이와 같은 회로 동작에 의해 출력 노드(40)의 전위가 낮아져도, 출력 노드(40)의 전위를 신속히 정상 상태인 3.6V까지 승압시킬 수 있다.
또 트랜지스터(Tr3)의 베이스 전류가 완전히 소멸하지 않은 경우에는 출력 노드(40)의 전위가 3.6V로 회복해도 트랜지스터(Tr3)의 콜렉터와 에미터간에는 전류가 흐른다. 그러나 트렌지스터(Tr2 및 Tr3)은 각각 베이스가 공통으로 접속되고, 출력 노드(40)의 전위와 노드(42)의 전위는 서로 같다. 즉 출력 노드(40)의 전위와 노드(42)의 전위는 모드 3.6V이고, 출력 노드(40)의 전위가 3.6V로 회복하면 트랜지스터(Tr3)의 콜렉터와 에미터간에는 전위차가 없어진다. 따라서 트랜지스터(Tr3)에 콜렉터 전류가 흐르지 않는다.
또 상기와 같은 회로에서는 노드(42)의 전위가 회복할때, 트랜지스터(Tr2)에 콜렉터 전류가 과잉으로 흘러서 노드(42)의 전위가 출력 노드(40)의 전위보다 다소 높아질 수 있다. 그러나 바이폴라 트랜지스터에 콜렉터 전류를 흐르게 하기 위해서는 콜렉터와 에미터간에 약 0.2V 이상의 전압이 필요하므로, 상기 회로의 트랜지스터(Tr3)에 콜렉터 전류가 흐르는 일은 일단 없다.
다음에 제 4 도를 참조하여, 상기 구성의 전압 강하 회로에 있어서 강하 전위의 조절 방법에 대해 설명한다.
제 4 도(b)에 도시한 바와 같이, 강하 전위를 조절하는데는 트랜지스터(Tr2 및 Tr3)의 공통 베이스와 트랜지스터(Tr1)의 에미터와의 사이에, 전원선(24A)에 콜렉터를 접속한 트랜지스터(Tr4)를 다링톤 접속하면 된다. 이와 같이 트랜지스터(Tr4)를 다링톤 접속하면, 제 4 도(a)에서 설명한 효과를 손상시키지 않고, 강하 전위를 조절할 수 있다. 제 4 도(b)에 도시한 회로에서는 약 2.9V의 강하 전위가 얻어진다. 또 다링톤접속의 접속단 수를 더욱 늘리면, 강하 전위를 2.9V 이하의, 예를 들면 2.2V,1.5V···로 차례로 설정할 수도 있다.
제 5 도는 상기 전압 강하 회로의 변형예를 도시한 도면이다.
제 4 도(a) 및 (b)에 도시한 강하 회로는 모두 다이오드 접속된 트랜지스터(Tr1)에 의해 외부 전원 전위(5V)가 온하면 동시에 기동한다. 이러한 변형예는 강하 회로의 동작을, 예를 들면 p채널형 MOSFET(Q1)에 의해 제어하도록 한 것이다.
제5도에 도시한 바와 같이, MOSFET(Q1)의 게이트에는 제어 신호(S1)이 공급되고, 제어 신호(S1)에 따라 MOSFET(Q1)은 개폐된다. MOSFET(Q1)의 소소는 전원선(24A)에 접속되고, 드레인은 트랜지스터(Tr5)의 베이스에 접속되어 있다. 트랜지스터(Tr5)의 콜렉터는 전원선(24A)에 접속되고, 에미터는 출력노드(40)과 전원선(24A) 사이에 직렬로 접속된 트랜지스터(Tr6 및 Tr7)의 각각의 베이스에 공통으로 접속된다. 이와 같은 전압 강하 회로는 제어 신호(S1)의 신호 레벨에 따라 MOSFET(1)이 개폐되고, 트랜지스터(Tr5)로의 베이스 전류의 공급이 제어된다. 따라서 강하 회로는 외부 전원 전위의 온/오프에 관계없이 스위칭할 수 있다. 상기 회로에서, MOSFET(Q1)의 손실이 없다고 가정할때의 강하 전압은 외부 전원 전위(5V)에서 트랜지스터(Tr5)에서의 pn 접합 순방향 강하 전압(약 0.7V)를 빼고, 또 트랜지스터(Tr7)에서의 pn 접합 순방향 강하 전압(약 0.7V)를 뺀 값으로 된다. 따라서 강하 전위는 약 3.6V이다.
이상과 같이 상기 구성의 전압 강하 회로에 따르면, 작은 회로 규모 및 면적에서, 부하로 흐르는 전류 변화에의 응답 속도가 우수하고, 항상 안정한 강하 전위를 전원선에 공급할 수 있는 강하 전압이 얻어진다.
또 상기 강하 회로는 제1실시예에 관한 게이트 어레이 장치 뿐만 아니라, 그밖에 다양한 반도체 장치에서 강하 회로로서 이용할 수 있다.
제 6 도는 입력 회로(102)의 구체예를 도시한 회로도이다.
제 6 도에 도시한 바와 같이, 입력 패드 전극(50)에는 칩 외부에서의 입력 신호(IN1)이 공급된다. 입력신호(IN1)은, 예를 들면 5V의 진폭을 갖는다. 입력 패드 전극(50)에는 저항(R1)의 일단이 접속되어 있다. 입력 패드 전극(50)과 저항(R1)을 서로 접속시키는 배선과 외부 전원 전위(5V)와의 사이 및 이 배선과 접지와의 사이에 접속되어 있는 다이오드(D1 및 D2)는 각각 입력 보호용이다. 저항(R1)의 타단에는 입력 신호(IN1)의 전위를 강하하는 전압 강하부(52)의 일단이 접속되어 있다. 전압 강하부(52)는 입력 패드 전극(50)측에 드레인을 접속하고, 게이트를 강하 전위(3.3V)에 접속한 n채널형 MOSFET(Q2)로 구성되어 있다. 5V의 진폭을 가진 입력 신호(lN1)은 MOSFET(Q2)의 백게이트 바이어스 효과와 게이트의 인가 전압에 따라 약 2.6V의 진폭으로 변환/강하된다. 전압 강하부(52)의 타단에는 버퍼부(54)의 일단이 접속되고,버퍼부(54)는 예를 들면 p채널형 MOSFET(Q3)과 N채널형 MOSFET(Q4)로 이루어지는 CMOS형 인버터로 구성된다. 이 인버터는 강하 전위(3.3V)로 구동된다. 버퍼부(54)의 타단은 입력 회로(102)의 출력단(56)에 접속되고, 이 출력단(56)에서는, 예를 들면 진폭 3.3V 정도, 입력 신호(IN1)과는 역상의 신호(IN1A)가 출력된다. 도시하지 않은 베이직 셀 영역의 논리 회로에는 신호(IN1A)가 공급된다. 출력단(56)과 버퍼부(54)와의 상호 접속점 노드(60)에는 변환/강하된 신호(IN1T)의 레벨을 보상하기 위한 보상부(58)의 입력단이 접속되고, 이 보상부(58)의 일단은 버퍼부(54)와 강하부(52)와의 상호 접속점 노드(62)에 접속되고, 타단은 강하 전위(3.3V)에 접속되어 있다.
상기 입력 회로에서는 특히 변환/강하된 신호(lN1T)의 레벨을 보상하기 위한 보상부(58)을 설치함으로써 다음과 같은 효과를 얻을 수 있다.
먼저 보상부(58)이 없는 경우에 대해 설명한다. 전압 강하부(52)에서 얻어지는 신호(lN1T)의 전압 레벨은 약 2.6V 정도이지만, 이 정도의 전압 레벨이면 게이트와 소스간 전압(VGS)가 -0.7V로 되어, p채널 MOSFET(Q3)의 임계치 전압 약 -0.8V에 대해 거의 마진이 없는 오프, 게이트 전압으로 된다. 이 결과 능동 소자의 특성의 불균일을 고려하면 인버터의 MOSFET(Q3)이 완전히 오프한다고는 할 수 없게 된다. 예를 들면 제조 프로세스의 변동으로 MOSFET(Q2)의 VGS가 -0.8V 이상의 특성을 지니도록 형성된 경우, 신호(IN1A)가 L레벨일때 MOSFET(Q3)은 오프하지 않고, 리크 전류가 흐른다. 리크 전류는 신호(IN1A)의 H레벨로부터 L레벨로의 천이를 방해하도록 작용하므로 입력 회로의 동작 속도 저하를 초래한다. 또 이러한 리크 전류는 스탠 바이 전류로서 흐르므로 소비 전류가 증대한다.
그점, 상기 입력 회로에 따르면 변환/강하된 신호(IN1T)의 레벨을 보상하기 위해 보상부(58)이 설치되므로, 신호(IN1T)의 전압 레벨을 MOSFET(Q3 및 Q4) 모두 완전히 온, 오프하도록 설정할 수 있다. 구체적으로는 보상부(58)은 게이트가 노드(62)에 접속되고, 드레인이 노드(62)에 접속되며, 소스가 강하 전위 3.3V에 접속된 p채널형 MOSFET(Q5)에 의해 구성된다. 이와 같은 구성의 보상부(58)에 따르면, 신호(IN1A)가 L레벨로 되면 이것을 검지하도록 p채널형 MOSFET(Q5)가 온해서 노드(62)에 대해 전류를 흘리고, 신호(IN1T)의 전압 레벨을 MOSFET(Q3)이 완전히 오프할 수 있는 레벨로 보상한다. 따라서 버퍼부(54)의 동작은 항상 안정되고, MOSFET(Q3)을 통한 리크 전류는 없어전다. 또 리크 전류가 없어지므로 스탠 바이 전류도 없어져서 소비 전력을 저감할 수 있음과 동시에 입력 회로의 동작 속도 저하도 없어진다. 또 신호(IN1A)가 H레벨일 때에는 보상부(58)을 구성하는 MOSFET(Q5)는 오프하므로, 회로 동작에는 영향을 주지 않는다.
제 7 도는 출력 회로(104)의 제1구체예를 도시한 회로도이다.
제 7 도에 도시한 바와 같이, 입력단(70)에는 도시하지 않은 베이직 셀 영역의 논리 회로에서의 신호(OUT1A)가 입력된다. 이 신호(OUT1A)는, 예를 들면 3.3V의 진폭을 갖는다. 입력단(70)은 버퍼부(72)에 접속되어 있다. 버퍼부(72)는, 예를 들면 p채널형 MOSFET(Q10)과 n채널형 MOSFET(Q1l)로 이루어지는 CMOS형 인버터에 의해 구성된다. 출력 노드(74)는 레벨 시프트부(76)을 통해 풀 업부(78)에 접속됨과 동시에 풀 다운부(80)에 각각 접속된다. 레벨 시프트부(76)은 일단을 외부 전원 전위(5V)에 접속된 저항(R2)와 에미터를 접지하고, 콜렉터를 저항(R2)의 타단에 접속된 npn형 트랜지스터(Tr10)으로 구성되어 있다. 버퍼부(72)의 출력단(74)는 트랜지스터(Tr10)의 베이스에 접속되어 있다. 레벨 시프트부(76)의 출력은 저항(R2)와 트랜지스터(Tr10)과의 상호 접속점 노드(77)에서 얻어져서 노드(77)은 풀 업부(78)을 구성하는 npn형 트랜지스터(Tr11)의 베이스에 접속된다. 풀 다운부(80)은 npn형 트랜지스터(Tr12)에 의해 구성되고, 이것의 베이스에는 버퍼부(72)의 출력 노드(74)가 접속되어 있다. 이들의 상호 접속점 노드(81)은 출력 패드 전극(82)에 접속되어 있다.
다음에 상기 회로의 동작에 대해 설명한다.
먼저 신호(OUT1A)가 H레벨인 경우, 버퍼부(72)의 출력 노드(74)로부터는 L레벨의 신호가 출력되고, 이 신호를 받아서 트랜지스터(Trl0 및 Tr12)가 모두 오프한다. 트랜지스터(Tr10)이 오프하면 저항(R2)를 통해 트랜지스터(Tr11)의 베이스로 전류가 흘러서 트랜지스터(Tr11)이 온한다. 따라서 출력 회로(104)로부터는 H레벨의 출력 신호(OUT1)이 출력된다. 출력 신호(OUT1)은 외부 전원 전위(5V)에서 pn 순방향 강하 전압(VF)를 뺀값, 예를 들면 4.3V 정도의 레벨을 갖는다.
한펀, 신호(OUT1A)가 L레벨인 경우에는 버퍼부(72)의 노드(74)에서는 H레벨의 신호가 출력되도록 되어 트랜지스터(Tr10 및 Tr12)는 모두 온한다. 트랜지스터(Tr10)이 온하면 트랜지스터(Tr11)의 베이스로의 전류 공급은 중지되므로 트랜지스터(Tr11)이 오프한다. 따라서 출력 회로(104)에서는 L레벨(약 0.7V)의 출력 신호(OUT1)이 출력된다.
상기 구성의 출력 회로는 약 3.3V의 진폭을 갖는 칩 내부의 신호(OUT1A)를 최대 전압치(약 4.3V)를 갖는 칩 외부로의 출력 신호(OUT1)로 변환할 수 있다. 더욱이, 이와 같은 변환시, 특히 MOSFET(Q10및 Q11)에 있어서 그의 게이트와 기판과의 사이에 3.3V 이상의 전압이 걸리는 일이 없고, 이들 MOSFET(Q10 및 Q11)을, 예를 들면 게이트 절연막이 얇은 미세 구조의 MOSFET로서 만들 수 있다.
제 8 도는 출력 회로(104)의 제2구체예를 도시한 도면이다. 제 8 도에서, 제 7 도와 동일 부분에 대해서는 동일 참조 부호를 붙이고, 다른 부분에 대해서만 설명한다.
제 8 도에 도시한 바와 같이, 제2구체예는 노드(81)과 출력 패드 전극(82)와의 상호 접속점(83)에 출력신호(OUT1)의 H레벨 전압을 보상하는 H레벨 전압 보상부(84)가 접속된 것이다. 보상부(84)는 분압부(86)과 분압부의 분압점(87)에 게이트를 접속하며, 소스를 외부 전원 전위(5V)에 접속한 p채널 MOSFET(Q12), MOSFET(Q12)와 직렬로 접속되고, 드레인을 노드(83)에 접속하여, 게이트에 강하 전위(3.3V)가 항시 공급되고 있는 p채널 MOSFET(Q12)에 의해 구성된다. 분압부(86)은 저항(R3)과 저항(R4)를 직렬로 접속한 것으로 이루어지고, 저항(R3)은 외부 전원 전위(5V)에 접속되고, 저항(R4)는 버퍼부(72)의 저항(R5)와 MOSFET(Q10)과의 상호 접속적 노드(88)에 접속된다.
상기 회로의 동작은 다음과 같다.
먼저 신호(OUT1A)가 H레벨인 경우에는 MOSFET(Q11)이 온하므로, 전원 전압(5V)로 분압부(85)-노드(88)-저항(R5)-MOSFET(Q11)의 경로로 전류가 흐른다. 따라서 출력 노드(74)에서는 L레벨의 신호가 얻어지게 되고, 트랜지스터(Tr10 및 Tr12)가 모두 오프하게 된다. 트랜지스터(Tr10)이 오프하면, 트랜지스터(Tr11)이 온하므로 노드(81)의 전위는 ''H레벨로 된다. 또 분압점(87)의 전위는 외부 전원 전위(5V)보다 저항(R3)의 전압 강하분만큼 낮다. 때문에 분압점(87)에 게이트가 접속되고, 소스가 외부 전원 전위(5V)에 접속된 MOSFET(Q12)의 게이트와 소스간 전압(VGS)는 음으로 되어, MOSFET(Q12)가 온한다. 또 소스가 MOSFET(Q12)의 드레인에 접속된 MOSFET(Q12)의 게이트와 소스간 전압(VGS)도 음으로되어 이것도 온하고, 노드(83)으로 향해 전류가 흐른다. 따라서 출력 패드 전극(82)에는 외부 전원 전위(5V)에서 트랜지스터(Tr11)을 봉하는 경로와 MOSFET(Q12 및 Q13)을 통하는 경로와의 병렬부를 통해 전류가 흐른다. 결과적으로, 트랜지스터(Tr11)을 통하는 경로에서의 약 0.7V의 전압 강하는 이 경로와 병렬로 접속된 MOSFET(Q12 및 Q13)을 통하는 경로에 의해 보충되게 되고, 출력 신호(OUT1)에는 그 전압레벨로 약 5V를 갖는 H레벨의 신호가 얻어지게 된다.
한편, 신호(OUT1A)가 L레벨인 경우에는 MOSFET(Q11)이 오프하므로 출력 노드(74)는 H레벨로 되고, 트랜지스터(Tr10 및 Tr12)가 모두 온한다. 따라서 노드(81)은 L레벨로 된다. 또 이때에도 MOSFET(Q12 및 Q13)은 모두 온하고 있으나, 전류는 노드(83)에서 노드(81)-트랜지스터(Tr12)를 통해 접지로 흐르므로, 출력 패드 전극(82)로 출력되는 출력 신호(OUT1)은 L레벨이다.
상기 구성의 출력 회로에서는 노드(81)과 출력 패드 전극(82)와의 상호 접속점(83)에 H레벨 전압 보상부(84)를 접속함으로써 약 3.3V의 진폭을 갖는 칩 내부의 신호(OUT1A)를 최대 전압치로 약 5V를 갖는 출력 신호(OUT1)을 변환할 수 있다. 이 회로에 있어서도 MOSFET(Q10 및 Q11)의 게이트와 기판간에는 3.3 이상의 전압이 걸리는 일은 없다. 또 보상부(84)의 MOSFET(Q12 및 Q13)에 있어서도, 이들의 노드에는 항상 5V 이하(예를 들면, 3.3V)의 전압이 인가되므로 게이트와 기판간에, 예를 들면 5V와 같은 높은 전압은 걸리지 않는다. 따라서 보상부(84)를 구성하는 MOSFET(Q12 및 Q13)도 MOSFET(Q10 및 Q11)과 마찬가지로 미세화가 가능하다.
다음에 베이직 셀 영역(12)로의 강하 전위의 공급 방법에 대해 설명한다. 제 9 도-제 11 도는 각각 강하 전위의 공급 방법을 설명하기 위한 도면이다. 제 9 도-제 11 도에 있어서 제 1 도,제 2 도 및 제 4 도와 동일 부분에 대해서는 동일 참조 부호를 붙인다.
제 9 도는 베이직 셀 영역(12)로의 강하 전위 공급 방법의 제1예를 도시한 도면이다.
제 9 도에 도시한 바와 같이, 제1공급 방법은 컬럼(16)의 양단에 각각 전압 셀(A)를 배설하고, 베잊기셀(B)의 컬럼(16)의 양단에 강하 전위를 공급하는 것이다. 베이직 셀 영역(12)의 주위에 둘러싸인 전원선(26)[이 전원선(26)에는 외부 전원 전위(5V)가 인가되고 있다]은 강하 회로(106)에 접속되어 있다. 전원선(26)의 전위는 강하 회로(106)을 통과함으로써 강하되고(예를 들면, 3.3V) 강하된 전위는 컬럼(16)마다 설치된 셀내 전원선(26)에 공급된다. 셀내 전원선(26)의 양단은 각각 강하 회로(106)의 출력 노드(40)에 접속되어 있다. 베이직 셀(B)로 구성된 소정의 논리 회로(108)은 셀내 전원선(26)과, 전원선(26)에 병행하여 설치된 셀내 접지선(26; GND)와의 전위차에 의해 구동된다.
상기 구성과 같이 셀내 전원선(28)의 양단에 강하 회로(106)을 접속하고, 전원선(26)의 양단에 강하 전위를 공급함으로써, 전원선(26)의 말단에서의 전위 강하를 방지할 수 있고, 또 전원선(26)의 전위 상승을 급속히 할 수 있는 등의 효과가 있다.
또 제 9 도에 도시한 강하 회로(106)은 출력 노드(40)에 대해 전원(3.6V)를 공급하는 것이지만, 이 3.6V라는 전위는 강하 회로(106)과 접지와의 사이에 접속되는 부하의 저항치가 충분히 크다고 생각한 경우이다. 실제로는 제 9 도에 도시한 바와 같이, 부하[즉, 논리 회로(108)]에는 전류가 흐르기 때문에 그 저항치는 작아지게 된다. 부하의 저항치가 작아지게 되면 트랜지스터(Tr1,Tr2 및 Tr3)에는 보다 많은 전류가 흘러서, 이들 트랜지스터 각각의 순방향 강하 전압(VF)는 0.7 이상으로 시프트한다.결과적으로, 강하 회로의 출력노드(40)의 전위는 3.6 이하로 된다. 또 칩내의 온도 등, 그밖의 다양한 요인에 따라서도 순방향 강하 전압(VF)는 높은 쪽으로 시프트하기 때문에 실제의 집적 회로 중에서는 출력 노드(40)의 전위, 즉 셀 전원선(26)의 전위는 대략 34.3V 정도에서 안정하다.
제 10 도는 베이직 셀 영역(12)로의 강하 전위 공급 방법의 제2예를 도시한 도면이다. 제 10 도에서는 제 9 도와 동일 부분에 대해서는 동일 부호를 붙이고, 상이한 부분에 대해서만 설명한다.
제2예는 저 전위측의 전위를 접지가 안된, 접지 전위보다도 승압된 전위로 설정하고, 이 전위와 외부 전원 전위를 강하한 강하 전위와의 전위차에 의해 논리 회로(108)을 구동시키는 것이다.
제 10 도에 도시한 바와 같이, 컬럼(16)의 일단에는 베이직 셀 영역(12)로 강하 전위를 공급하기 위한 강하 셀(A)가 설치되고, 타단에는 베이직 셀 영역(12)의 저 전위로서 사용하기 위한 전위를 접지보다 승압하는 승압 셀(D)가 설치되어 있다. 강하 셀(A)중의 강하 회로(106A)는 전원선(24)에 콜렉터를 접속한 npn형 트랜지스터(Tr21)과, 이것의 에미터에 콜렉터를 접속한 npn헝 트랜지스터(Tr22)에 의해 구성되어 있다. 이들 트랜지스터(Tr21 및 Tr22)의 베이스는 서로 공통으로 접속됨과 동시에 트랜지스터(Tr21)의 콜렉터에 접속되어 있다. 강하 전위는 트랜지스터(Tr22)의 에미터에 접속된 셀내 전원선(26H)에, 전원선(24)의 전위(5V)보다 순방향 강하 전압(VF)만큼 떨어진 약 4.3V 이하의 전위를 공급할 수 있다. 또 승압 셀(D)중의 승압 회로(206)은 접지선(GND)에 에미터를 접속한 npn형 트랜지스터(Tr24)에 의해 구성되어 있다. 이들 트랜지스터(Tr23 및 Tr24)와의 베이스는 서로 공통으로 접속됨과 동시에 트랜지스터(Tr24)의 콜렉터에 접속되어 있다. 승압 전위는 트랜지스터(24)의 콜렉터에 접속된 셀내 저 전위 전원선(26L)로 공급된다. 상기 구성의 승압 회로(206)에서는 저 전위 전원선(26L)로 접지 전위보다도 순방향 강하 전압(VF)만큼 높은 약 0.7V 이상의 전위를 공급할 수 있다.
상기 구성에 의한 강하 전위의 공급 방법은 베이직 셀(B)에 의해 구성된 논리 회로(108)이 다음의 전위차(V)에 의해 구동된다.
V=[셀내 전원선(26H)의 전위]-[셀내 저 전위 전원선(26L)의 전위]
이와 같은 방법에 따라, 논리 회로(108)을 구동시킬 수도 있다. 이 방법에 의해서도, 베이직 셀 영역(12)의 셀로 인가되는 전압은 전원선(24)의 전위(5V)(외부 전원 전위)보다도 낮아지는 것은 물론이다.
제 11 도는 베이직 셀 영역(12)로의 강하 전위의 공급 방법의 제3예를 도시한 도면이다. 제 11 도에서는 제 9 도와 동일 부분에 동일한 참조 부호를 붙이고 상이한 부분에 대해서만 설명한다.
제3의 예는 컬럼(16)마다에 적절한 강하 전위의 전위를 각각 설정하도록 하고, 베이직 셀영역(12)에서 복수 종류의 강하 전위가 공급되도록 한 것이다.
제11도에 도시한 바와 같이, 컬럼(16A,16B 및 l6C)에는 각각 컬럼 양단에 각각 강하 셀(A)가 설치되어 있다. 컬럼(16A 및 16B)의 강하 셀(A)는 제 4 도(a)에 도시한 강하 회로(106)에 의해 구성되고, 컬럼(l6C)의 강하 셀(A)는 제 4 도(a)에 도시한 강하 회로(106B)에 의해 구성되어 있다. 전압 강하 회로(106B)에 의한 강하 전위는 강하 회로(106)의 그것보다도 더욱 낮다. 따라서 컬럼(l6A 및 16B)내에 설치된 셀내 전원선(26A)에는 제 9 도에서 설명한 바와 같이, 약 3.3V 정도의 강하 전위가 각각 공급되게 되고, 또 컬럼(16C)내에 설치된 셀내 전원선(26B)에 있어서는 약 2.6V 정도의 강하 전위가 공급되도록 된다.
상기 구성에 의한 공급 방법에서는 베이직 셀 영역(12)에서 그 컬럼(16)마다에 강한 전위를 설정할 수 있게 된다. 이와 같이 컬럼(16)마다에 적절한 강하 전위가 설정되도록 해도 좋다.
제 12 도는 제3공급 방법을 이용한 게이트 어레이 장치의 칩내 전위 분포를 도시한 도면이다. 제 12 도에서는 제 1 도 및 제 11 도와 동일 부분에 대해서는 동일 참조 부호를 붙이고 그 설명을 생략한다.
제 13 도는 제2실시예에 관한 게이트 어레이 장치를 이용한 3.3V 사양 칩에 의한 회로판 상의 시스템을도시한 도면이다.
제 13 도에 도시한 바와 같이, 회로판(200) 상에는 제2실시예에 관한 게이트 어레이 장치(202)와, 그밖의 반도체 장치(204)가 각각 탑재되어, 시스템이 구성된다.또 보드(200) 상에는 전원선 VDD(3.3V)와 GND가 각각 배설되어 있다. 이들 장치(202 및 204)는 모두 그 동작 전압이 3.3V이다. 게이트 어레이 장치(202)에는 동작을 위한 전원 외에 VDD(5V)가 공급되는 단자를 구비한다.
제 14 도는 제2실시예에 관한 게이트 어레이 장치의 칩의 내부 구성을 도시한 블럭도이다.
제 l4 도에 도시한 바와 같이, 칩(205) 내부에는 첨 외부에서 입력 패드 전극(206)을 통해 입력 신호(IN)이 공급되는 입력 회로(208)이 설치되어 있다. 입력 신호(IN)은, 예를 들면 3.3V의 정도의 진폭을 갖는다. 입력 회로부(210) 내에는 입력 버퍼(210)이 설치되어 있고, 입력 버퍼(210)에 의해 외부 입력 신호(IN)이 칩 내부 신호로 변환된다. 내부 신호는 신호 처리를 행하는 논리 회로가 형성되는 베이직 셀 영역(2l2)로 보내진다. 베이직 셀 영역(212)에서는 원하는 신호 처리를 행하는 논리 회로부(214)가 형성되어 있다. 논리 회로부(214)는 상기 내부 신호에 따라 연산 등의 처리를 해서, 그 처리 결과인 내부 신호를 출력회로부(216)에 공급한다. 출력 회로부(216)에는 칩 내부 신호를 외부 출력 신호로 변환하기 위한 출력 버퍼(218)이 설치되어 있다. 이들 입력 버퍼(210), 베이직 셀 영역(212)에 형성된 논리 회로(214), 출력 버퍼(218)은 모두 전위 3.3V에 의해 구동된다. 출력 회로부(216)에는, 다시 출력 버퍼(218)에서의 출력 신호의 레벨을 시프트하는 레벨 시프트부(220)이 설치되어 있다. 레벨 시프트부(220)은 전위(5V)로 구동되고, 출력 버퍼(218)에서의 출력 신호 레벨은, 예를 들면 3.3V에서 대략 5V까지 시프트된다. 시프트된 신호는 다시 강하부(222)에 의해 강하되고, 거의 5V까지 시프트된 신호의 전위는 3.3V 정도의 전위까지 낮춰진다. 전압 강하부(222)에서 강하된 신호는 칩 외부로의 출력 신호(OUT)로서 출력 패드 전극(224)를 통해 칩 외부로 보내진다.
상기 구성의 게이트 어레이 장치는 특히 그 칩 내부 신호가 동작 전압(3.3V)보다 높은 전압(5V)로 스위칭되기 때문에 내부 신호의 처리 속도를 높일 수 있다. 이것은 동작 전압이 높으면 신호로 되는 전류가 보다 많이 흐르게 되어, 회로를 구성하는 소자가 동작하기까지의 상승 시간을 단축할 수 있기 때문이다. 저전압화된 반도체 장치에서는 그 내부에 형성되는 회로의 동작이 완만해져서 칩의 성능이 떨어진다. 그러나 제2실시예와 같이 일부의 회로만이라도 보다 높은 전압으로 동작하도록 하면 회로의 동작을 고속화할 수 있고, 성능 저하를 보충할 수 있다. 전압을 높여야 할 일부 회로는, 예를 들면 상기 실시예와 같은 출력 회로 등 보다 고속 처리를 요하는 회로인 것이 좋다.
또 게이트 어레이 장치에서는 그 집적 게이트 수를 증가시키기 위해 베이직 셀 영역에는 미세한 소자를 형성할 필요가 있다. 때문에 제2실시예와 같이 집적도에 약간의 여유가 있는 I/O 회로에서 보다 높은 전압으로 회로를 동작시키도록 하는 것이 좋다.
제 15 도는 제2실시예에 관한 게이트 어레이 장치의 출력 회로(216)의 구체적인 회로도이다.
제 15 도에 도시한 바와 같이, 입력단(226)에는 도시하지 않은 베이직 영역의 논리 회로에서 칩 내부 신호(OUTa)가 입력된다. 신호(OUTa)는, 예를 들면 진폭 3.3V 정도를 갖는다. 입력단(226)은 제1 및 제2버퍼부(218A 및 218B)에 각각 접속되어 있다. 제1버퍼부(218A)는 p채널형 MOSFET(Q40 및 Q41)로 이루어지는 CMOS형 인버터로 구성된다. 제2버퍼부(218B)는 도면중에서는 인버터 기호로 표시되나, 예를 들면 제1버퍼부와 마찬가지로 CMOS형 인버터로 구성된다. 제1버퍼부(218A)의 출력은 레벨 시프트부(220)에 접속되어 있다. 레벨 시프트부(220)은 고 전위 전원 5V에 저항(R40)을 접속하고, 저항(R40)에 콜렉터를 접속하며, 접지를 에미터에 접속한 npn형 트랜지스터(Tr41)로 구성된다. 제1버퍼부(218A)의 출력은 트랜지스터(Tr41)의 베이스에 접속된다. 한편, 제2버퍼부(218B)의 출력은 풀 다운부(228)을 구성하는 n채널형 MOSFET(Q42)의 게이트에 접속되어 있다. 레벨 시프트부(220)의 출력은 저항(R40)과 트랜지스터(Tr40)과의 상호 접속점 노드(230)에서 얻어지고, 노드(230)은 강하부(222)에 접속되어 있다. 강하부(222)는 제 4 도를 참조하여 설명한 강하 회로에 준하고, 콜렉터를 고 전위 전원 5V에 접속한 npn헝 트랜지스터(Tr41)과, 베이스를 공통으로 하여 고 전위와 저 전위 사이에 콜렉터와 에미터를 직렬로 접속한 npn형 트랜지스터(Tr42 및 Tr43)으로 구성된다. 트랜지스터(Tr41)의 에미터는 트랜지스터(Tr42 및 Tr43)의 공통 베이스에 접속됨과 동시에 npn형 트랜지스터(Tr44)의 콜렉터에 접속되어 있다. 트랜지스터(Tr44)의 에미터는 접지되고, 그 베이스는 제1버퍼부(218A)의 출력에 접속되어 있다. 트랜지스터(Tr44)는 트랜지스터(Tr41)에서 공급되는 트랜지스터(Tr42 및 Tr43)으로 베이스 전류를 유도하기 위해 설치된 것이다. 트랜지스터(Tr43)의 에미터는 MOSFET(Q42)의 드레인에 접속되고, 이들의 상호 접속점 노드(232)로부터는 출력 회로(216)에서의 출력 신호(OUT)가 얻어지고, 노드(232)는 출력 패드 전극(224)에 접속되어 있다.
다음에 상기 출력 회로의 동작에 대해 설명한다.
먼저 칩 내부 신호(OUTa)가 H레벨인 경우에 대해 설명한다. 제1 및 제2버퍼부(218A 및 218B)는H레벨의 신호를 받아서 L레벨의 신호를 출력한다. 이 L레벨의 신호를 받은 트랜지스터(Tr40 및 Tr44) 및 MOSFET(Q42)는 오프한다. 트랜지스터(Tr40 및 Tr44)가 오프하면 트랜지스터(Tr41)의 베이스에는 고 전위 전원(5V)에서 저항(R40)을 통해 전류가 공급된다. 따라서 트랜지스터(Tr41)이 온한다. 트랜지스터(Tr41)이 온하면, 트랜지스터(Tr42 및 Tr43)의 공통 베이스에 전류가 공급되어 이들이 온한다. 또 MOSFET(Q42)는 오프하고 있기 때문에 노드(232)에서는 고 전위 전원인 트랜지스터(Tr41)과, 베이스가 공통으로 접속된 트랜지스터(Tr42 및 Tr43)을 통해 H레벨의 신호가 얻어진다. H레벨의 전위는 약 3.6V이다.
다음에 칩 내부 신호(OUTa)가 L레벨인 경우에 대해서 설명한다. L레벨의 내부 신호(OUTa)를 받아서 제1 및 제2버퍼부(218A 및 218B)는 모두 H레벨의 신호를 출력한다. 따라서 트랜지스터(Tr40 및 Tr44) 및 MOSFET(Q42)는 모두 온한다. 트랜지스터(Tr40 및 Tr44)가 온하면 고 전위 전원(5V)로 이들 트랜지스터(Tr40 및 Tr44)를 통해 전류가 흐른다. 따라서 트랜지스터(Tr41,Tr42 및 Tr43)은 전부 오프한다. 또 MOSFET(Q42)는 온하고 있으므로, 노드(232)로부터는 H레벨의 신호가 얻어진다.
상기 구성의 출력 회로(216)에 따르면 내부 신호(OUTa)의 의부 출력 신호(OUT)로의 변환을 예를 들면 5V라는 고 전위로 스위칭하는 회로를 통해 행하므로 출력 회로의 처리 속도가 고속화된다. 이 결과, 이와같은 출력 회로를 칩에 내장하면 특히 칩 성능을 향상시킬 수 있다.
이상 2개의 실시예로 본 발명을 설명했으나, 본 발명은 이들 실시예에 한정되는 것은 아니고, 요지를 이탈하지 않는 범위에서 다양하게 변경가능하다. 예를 들면, 외부 전원 전압은 5V가 아니라도 좋고, 또 강하전압도 3.3V가 아니라도 좋다. 또 제 6 도를 참조해서 설명한 입력 회로, 또는 제 7 도 또는 제 8 도를 참조해서 설명한 출력 회로도 제1실시예에 관한 게이트 어레이 장치 뿐만 아니라, 다양한 반도체 장치에 내장할 수도 있다. 그밖에도 다양하게 변경가능함은 물론이다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 설명의 이해를 용이하게 하기 위한 것으로, 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상 설명한 바와 같이 본 발명에 따르면, 단일의 전원 전위가 공급되어 칩 내부에서 상기 전원 전위와 상기 전원 전위를 강하한 전위 각각에 의해 회로가 동작되어 칩 성능을 떨어뜨리지 않고, 칩의 저전압화에 대응할 수 있는 게이트 어레이 장치를 제공할 수 있다.

Claims (24)

  1. 게이트 어레이 집적 회로 장치에 있어서, 반도체 칩; 제1전위를 제2전위로 강하하며, 상기 칩 내에 설치된 전압 강하 수단; 상기 제2전위보다 낮은 제3전위와 상기 제2전위간 전위차에 의해 동작되며, 상기 칩 내에 설치된 게이트 어레이 회로 그룹; 상기 칩 내에 설치된 제1주변 회로; 상기 칩 내에 설치된 제2주변 회로를 포함하며, 상기 제 1주변 회로는 상기 게이트 어레이 회로 그룹으로부터 출력된 제1진폭을 갖는 제1어레이 신호를 상기 제1진폭보다 큰 제 2 진폭을 갖는 제1칩 외부 신호로 변환하는 외부 신호 출력 회로를 포함하며; 상기 제2주변 회로는 실제적으로 상기 제2진폭을 가지며 상기 칩의 외부로부터 출력되는 제2칩 외부 신호를 실제적으로 상기 제1진폭을 갖는 제2어레이 신호로 변환하는 외부 신호입력 회로를 포함하며; 상기 외부 신호 출력 회로는 상기 제1어레이 신호를 상기 제2전위와 상기 제3전위간 전위차의 범위내에 있는 진폭의 제1내부 신호로 변환하여 이 제1내부 신호를 출력하는 제1버퍼를 포함하며, 이 제1버퍼는 상기 제2전위와 상기 제3전위간 전위차에 의해서 동작되며; 상기 외부 신호 출력 회로는 상기 제1내부 신호를 상기 제1칩 외부 신호로 변환하여 이 칩 외부 신호를 상기 칩의 외부로 출력하는 제2버퍼를 포함하며, 이 제2버퍼는 상기 제1전위와 상기 제3전위간 전위차에 의해서 동작되며; 상기 외부 신호 입력 회로는 상기 제2칩 외부 신호를 상기 제2전위와 상기 제3전위간 전위차의 범위내에 있는 진폭의 제2내부 신호로 변환하여 이 제2내부 신호를 출력하는 변환기를 포함하며; 상기 외부 신호 입력 회로는 상기 제2내부 신호를 상기 제2어레이 신호로 변환하여 상기 제2어레이 신호를 상기 게이트 어레이 회로 그룹에 출력하는 제3버퍼를 포함하며, 이 제3버퍼는 상기 제2전위와 상기 제3전위간 전위차에 의해서 동작되며; 상기 제3전위는 2진 신호 논리 레벨 중 한 레벨이며, 상기 게이트 어레이그룹, 상기 주변 회로 및 상기 제 2주변 회로는 상기 한 신호 논리 레벨을 공통으로 가지며; 상기 제 1버퍼는 상기 제1어레이 신호가 공급되는 입력부 및 일단이 상기 제2전위를 공급하기 위한 제1전원에 접속되고, 타단은 상기 제1내부 신호를 출력하기 위한 출력 단자로서 사용되는 전류 경로를 가진 제1스위치, 및 상기 제1어레이 신호가 공급된 입력부 및 일단이 상기 제1스위치의 상기 전류 경로의 상기 타단에 접속되고, 타단은 상기 제3전위를 공급하기 위한 제2전원에 접속된 전류 경로를 가진 제2스위치를 포함하며, 상기 제2스위치는 상기 제1스위치가 각각 온 또는 오프 상태로 설정될 때 오프 또는 온 상태로 설정되며; 상기 제2버퍼는 상기 제1스위치와 상기 제2스위치간 접속 노드에 접속된 입력부 및 일단이 상기 제1전위를 공급하기 위한 제3전원에 접속되고, 타단은 상기 제1내부 신호를 출력하기 위한 출력 단자로서 사용되는 전류 경로를 가진 풀업 수단, 및 상기 제1스위치와 상기 제2스위치간 접속 노드에 접속된 입력부 및 일단이 상기 제2전원에 접속되고 타단은 상기 풀업 수단의 상기 전류 경로의 상기 타단에 접속된 전류 경로를 가진 풀다운 수단을 포함하며, 상기 풀다운 수단은 상기 풀업 수단이 각각 온 또는 오프 상태로 설정될 때 오프 또는 온 상태로 설정되며; 상기 변환기는 전류 경로 및 상기 제1전원에 접속된 입력부를 포함하며, 상기 전류 경로의 일단은 상기 제2칩 외부 신호가 공급되는 신호 수신 단자로서 사용되며,상기 전류 경로의 타단은 상기 제2내부 신호를 출력하기 위한 출력 단자로서 사용되며; 상기 제3버퍼는 상기 제2내부 신호가 공급되는 입력부 및 일단이 상기 제1전원에 접속되고, 타단은 상기 제2어레이 신호를 출력하기 위한 출력 단자로서 사용되는 전류 경로를 가진 제4스위치, 및 상기 제2내부 신호가 공급되는 입력부 및 일단이 상기 제4스위치의 상기 전류 경로의 상기 타단에 접속되고, 타단은 상기 제2전원에 접속된 전류 경로를 가진 제5스위치를 포함하며, 상기 제5스위치는 상기 제4스위치가 각각 온 또는 오프상태로 설정될 때 오프 또는 온 상태로 설정되는 것을 특징으로 하는 게이트 어레이 집적 회로 장치.
  2. 제 1 항에 있어서, 상기 제1 내지 제5스위치는 절연 게이트 FET들로 구성되며, 상기 풀업 수단 및 상기 풀다운 수단은 바이폴라 트랜지스터들로 구성되는 것을 특징으로 하는 게이트 어레이 집적 회로 장치.
  3. 전위 전위에 애노드를 접속한 다이오드(Tr1 및 Tr5)와, 상기 제1전원에 콜렉터를 접속하고, 베이스를 상기 다이오드의 캐소드에 접속한 제1바이폴라 트랜지스터(Tr2)를 구비하고, 바이폴라 트랜지스터의 베이스와 에미터간 전압에 의해 강하 전위를 얻는 전압 강하 회로에 있어서, 상기 제1바이폴라 트랜지스터의 에미터에 콜렉터를 접속하고, 베이스를 상기 제1바이폴라 트랜지스터의 베이스와 공통으로 접속한 제 2바이폴라 트랜지스터(Tr3)을 구비하며, 상기 강하 전위를 상기 공통 접속 베이스와 제2바이폴라 트랜지스터의 에미터 사이의 전압에 의해 얻어지도록 구성한 것을 특징으로 하는 전압 강하 회로.
  4. 제 3 항에 있어서, 상기 다이오드는 콜렉터와 베이스를 공통으로 접속한 제3바이폴라 트랜지스터(Tr1 및 Tr5)에 의해 구성되는 것을 특징으로 하는 전압 강하 회로.
  5. 제 4 항에 있어서, 상기 제3바이폴라 트랜지스터(Tr5)의 콜렉터와 베이스를 스위치(Q1)를 통해 접속하고, 스위치의 온/오프에 의해 상기 강하 전압의 발생을 제어하도록 구성하는 것을 특징으로 하는 전압 강하 회로.
  6. 제 5 항에 있어서, 상기 스위치를 절연 게이트형 FET(Q1)에 의해 구성한 것을 특징으로 하는 전압 강하 회로.
  7. 제 3 항에 있어서, 상기 다이오드의 캐소드와 상기 공통 베이스와의 사이에, 상기 제1전원에 콜렉터를 접속한 적어도 하나의 제4바이폴라 트랜지스터(Tr4)를 차례로 다링톤 접속하여 상기 강하 전압을 조절하도록 구성한 것을 특징으로 하는 전압 강하 회로.
  8. 게이트 어레이 집적 회로 장치에 있어서, 반도체 칩; 제1전위를 제2전위로 강하하며, 상기 칩 내에 설치된 전압 강하 수단; 상기 제2전위보다 낮은 제3전위와 상기 제2전위간 전위차에 의해 동작되며, 상기 칩 내에 설치된 게이트 어레이 회로 그룹; 상기 칩 내에 설치된 제1주변 회로; 상기 칩 내에 설치된 제2주변 회로를 포함하며, 상기 제 1주변 회로는 상기 게이트 어레이 회로 그룹으로부터 출력된 제1진폭을 갖는 제 1어레이 신호를 상기 제1진폭보다 콘 제 2 진폭을 갖는 제1칩 외부 신호로 변환하는 외부 신호 출력 회로를 포함하며; 상기 제2주변 회로는 실제적으로 상기 제2진폭을 가지며 상기 칩의 외부로부터 출력되는 제2칩 외부 신호를 실제적으로 상기 제1진폭을 갖는 제2어레이 신호로 변환하는 외부 신호입력 회로를 포함하며; 상기 외부 신호 출력 회로는 상기 제1어레이 신호를 상기 제2전위와 상기 제3전위간 전위차의 범위 내에 있는 진폭의 제1내부 신호로 변환하여 이 제1내부 신호를 출력하는 제1버퍼를 포함하며, 이 제1버퍼는 상기 제2전위와 상기 제3전위간 전위차에 의해서 동작되며; 상기 외부 신호 출력 회로는 상기 제1내부 신호를 상기 제1칩 외부 신호로 변환하여 이 칩 외부 신호를 상기 칩의 외부로 출력하는 제2버퍼를 포함하며, 이 제2버퍼는 상기 제1전위와 상기 제3전위간 전위차에 의해서 동작되며; 상기 외부 신호 입력 회로는 상기 제2칩 외부 신호를 상기 제2전위와 상기 제3전위간 전위차의 범위 내에 있는 진폭의 제2내부 신호로 변환하여 이 제2내부 신호를 출력하는 변환기를 포함하며; 상기 외부 신호 입력 회로는 상기 제2내부 신호를 상기 제2어레이 신호로 변환하여 상기 제2어레이 신호를 상기 게이트 어레이 회로 그룹에 출력하는 제3버퍼를 포함하며, 이 제3버퍼는 상기 제2전위와 상기 제3전위간 전위차에 의해서 동작되며; 상기 제3전위는 2진 신호 논리 레벨 중 한 레벨이며, 상기 게이트 어레이그룹, 상기 주변 회로 및 상기 제2주변 회로는 상기 한 신호 논리 레벨을 공통으로 가지며; 상기 제1 및 제2주변 회로는 I/O 회로 영역 내에 형성되며 상기 게이트 어레이 회로 그룹은 기본 셀 영역 내에 형성되며; 상기 전압 강하 수단은 상기 제3전위를 상기 I/O 회로 영역에 공급하기 위한 I/O 회로 영역 전압 강하 수단 및 상기 제3전위를 상기 기본 셀 영역에 공급하기 위한 기본 셀 영역 전압 강하 수단을 포함하는것을 특징으로 하는 게이트 어레이 집적 회로 장치.
  9. 제 8 항에 있어서, 각각에 복수의 게이트가 로우로 배치되는 복수의 컬럼은 상기 기본 셀 영역 내에 배열되며 상기 기본 셀 영역 전압 강하 수단은 상기 컬럼들의 각각에 설치되는 것을 특징으로 하는 게이트 어레이 집적 회로 장치.
  10. 제 8 항에 있어서, 상기 기본 셀 영역 내에 배열된 적어도 하나의 제1컬럼; 상기 제 1컬럼 내에 배치된 제1기본 셀 영역 전압 강하수단; 상기 제1컬럼 내에 배치되어 있고 상기 제3전위와 상기 제2전위간 전위차에 의해 구동되는 제1로직 회로; 상기 기본 셀 영역 내에 배열된 적어도 하나의 제2컬럼; 상기 제2컬럼 내에 배치되어 있고, 상기 제3전위보다 낮은 제4전위로 상기 제1전위를 강하시키는 제2기본 셀 영역 전압 강하 수단 및 상기 제2컬럼 내에 배치되어 있고, 상기 제4전위와 상기 제2전위간 전위차에 의해서 구동되는 제2로직 회로를 더 포함하는 것을 특징으로 하는 게이트 어레이 집적 회로 장치.
  11. 입력 회로에 있어서, 제1전위를 공급하기 위한 제1전원; 상기 제1전위보다 낮은 제2전위를 공급하기 위한 제2전원; 상기 제1전위와 상기 제2전위간 전위 레벨을 갖는 제3전위를 공급하기 위한 제3전원; 상기 제1전위와 상기 제2전위간 전위차의 범위 내에 있는 제l진폭을 갖는 입력 신호가 공급되는 입력 단자; 일단이 상기 입력 단자에 접속된 전류 경로를 가지며, 상기 입력 신호를 상기 제1진폭보다 작은 제2진폭을 갖는 내부 신호로 변환하기 위한 변환기; 출력부 및 상기 변환기의 상기 전류 경로의 타단에 접속된 입력부를 가지며, 상기 내부 신호를 상기 제2진폭과 거의 동일한 진폭을 갖는 출력 신호로 변환하기 위한 버퍼; 입력부 및 일단이 상기 변환기와 상기 버퍼간 접속 노드에 접속되고, 타단은 상기 제4전위에 접속된 전류 경로를 가지며, 상기 내부 신호의 상기 진폭을 보상하기 위한 보상 수단; 및 상기 버퍼의 상기 출력부에 접속된 출력 단자를 포함하는 것을 특징으로 하는 입력 회로.
  12. 제 1l 항에 있어서, 상기 보상 수단은 상기 버퍼의 상기 입력부와 상기 출력 단자간에 접속된 입력부를 가지며; 상기 변환기는 상기 제2전원에 접속된 입력부를 갖는 것을 특징으로 하는 입력 회로.
  13. 제 12 항에 있어서, 상기 보상 수단 및 상기 변환기는 절연된 게이트 FET들로 형성되는 것을 특징으로 하는 입력 회로.
  14. 제 11 항에 있어서, 일단이 상기 입력 단자와 상기 변환기 전류 경로의 일단간의 접속 노드에 접속되고 타단은 상기 제1전원에 접속된 제1다이오드 전류 경로를 갖는 제1보호 다이오드; 및 일단이 상기 제2전원에 접속되고 타단은 상기 입력 단자와 상기 변환기 전류 경로의 상기 일단간의 접속 노드에 접속된 전류 경로를 갖는 제2보호 다이오드를 더 포함하는 것을 특징으로 하는 입력 회로.
  15. 제 11 항에 있어서, 상기 버퍼는 상기 변환기의 상기 전류 경로의 상기 타단에 접속된 입력부 및 일단이 상기 제3전원에 접속되고 타단은 상기 출력 단자에 접속된 전류 경로를 갖는 제1스위치; 및 상기 변환기의 상기 전류 경로외 상기 타단에 접속된 입력부 및 일단이 상기 제2전원에 접속되고 타단은 상기 출력 단자에 접속된 전류 경로를 갖는 제2스위치를 포함하며; 상기 제2스위치는 상기 제1스위치가 각각 온 또는 오프 상태로 설정된 때 오프 또는 온 상태로 설정되는 것을 특징으로 하는 입력 회로.
  16. 제 15 항에 있어서, 상기 제1스위치는 제1도전형의 절연 게이트 FET로 형성되며, 상기 제2스위치는 제2도전형의 절연 게이트 FET로 형성된 것을 특징으로 하는 입력 회로.
  17. 출력 회로에 있어서, 제1전위를 공급하기 위한 제1전원; 상기 제1전위보다 낮은 제2전위를 공급하기 위한 제2전원; 상기 제1전위와 상기 제2전위간 전의 레벨을 갖는 제3전위를 공급하기 위한 제3전원; 상기 제3전위와 상기 제2전위간 전의차의 범위 내에 있는 제1진폭을 갖는 입력 신호가 공급되는 입력 단자; 출력부 및 상기 입력 단자에 접속된 입력부를 가지며, 상기 입력 신호를 상기 제1진폭과 거의동일한 제2진폭의 내부 신호로 변환하기 위한 버퍼; 입력부 및 일단이 상기 제1전원에 접속되고 타단은 출력 단자에 접속된 전류 경로를 가지며, 상기 출력 단자의 전위를 풀업시키기 위한 풀업 수단; 입력부 및 일단이 상기 제2전원에 접속되고 타단은 상기 출력 단자에 접속된 전류 경로를 가지며, 상기 출력 단자의 전위를 물다운시키기 위한 풀다운 수단; 상기 버퍼의 상기 출력부 및 상기 풀다운 수단의 상기 입력부를 서로 전기적으로 접속시키기 위한 배선; 상기 버퍼의 상기 출력부에 접속된 입력부, 상기 풀업 수단의 상기 입력부에 접속된 출력부, 및 일단이 상기 제1전원에 접속되고 타단은 상기 제2전원에 접속된 전류 경로를 가지며, 상기 내부 신호의 피크 전위값을 상기 제1전위와 상기 제3전위간 전위 피크값으로 시프트시키기 위한 레벨 시프팅 수단을 포함하며, 상기 레벨 시프팅 수단은 일단이 상기 제1전원에 접속되고 타단은 상기 레벨 시프팅 수단의 상기 출력부에 접속된 전류 경로를 갖는 제1저항기를 포함하며; 상기 레벨 시프팅 수단은 상기 레벨 시프팅 수단의 상기 입력부에 접속된 입력부 및 일단이 상기 제2전원에 접속되고 타단은 상기 레벨 시프팅 수단의 상기 출력부에 접속된 전류 경로를 갖는 제1스위치를 포함하며; 일단이 상기 출력 단자에 접속되고 타단이 상기 제1전원에 접속된 전류 경로를 가지며, 출력 전압을 보상하기 위한 출력 전압 보상 수단을 더 포함하며; 상기 버퍼는 이 버퍼의 상기 입력부에 접속된 입력부 및 일단이 상기 제3전원에 접속된 전류 경로를 갖는 제2스위치를 포함하며; 상기 버퍼는 일단이 상기 제2스위치의 상기 전류 경로의 상기 타단에 접속되며 타단은 상기 버퍼의 상기 출력부에 접속된 전류 경로를 갖는 제2저항기를 포함하며, 상기 버퍼는 상기 버퍼의 상기 입력부에 접속된 입력부 및 일단이 상기 제2전원에 접속되고 타단은 상기 버퍼의 상기 출력부에 접속된 전류 경로를 갖는 제3스위치를 포함하며; 상기 제2스위치는 상기 제3스위치가 각각 온 및 오프 상태 중 한 상태로 설정된 때 오프 및 온 상태 중 한 상태로 설정되며; 상기 출력 전압 보상 수단은 상기 제2스위치와 상기 제2저항기간 접속 노드에 접속된 입력부를 가지며; 상기 출력 전압 보상 수단은 상기 출력 전압 보상 수단의 상기 입력부의 전위와 상기 제1전원의 전위간 전위차를 분할하기 위한 전압 분할 수단을 포함하며; 상기 출력 전압 보상 수단은 상기 전압 분할 수단에 의해 상기 전위차를 분할함으로써 도출된 전위가 공급되는 입력부 및 일단이 상기 제1전원에 접속되고 타단은 상기 출력 단자에 접속된 전류 경로를 포함하는 것을 특징으로 하는 출력 회로.
  18. 제 17 항에 있어서, 상기 제1저항기는 수동 소자로 형성되며, 상기 제1스위치는 바이폴라 트랜지스터로 형성되는 것을 특징으로 하는 출력 회로.
  19. 제 17 항에 있어서, 상기 풀업 수단 및 상기 풀다운 수단은 바이폴라 트랜지스터들로 형성되는 것을 특징으로 하는 출력 회로.
  20. 제 17 항에 있어서, 상기 제2스위치는 제1도전형의 절연 게이트 FET로 형성되며, 상기 제3스위치는 제2도전형의 절연 게이트 FET로 형성된 것을 특징으로 하는 출력 회로.
  21. 제 17 항에 있어서, 상기 전압 분할 수단은 일단이 상기 제1전원에 접속되고 타단은 상기 제4스위치의 상기 입력부에 접속된 전류 경로를 갖는 제3저항기; 및 일단이 상기 출력 전압 보상 수단의 상기 입력부에 접속되고 타단은 상기 제4스위치의 상기 입력부에 접속된 전류 경로를 갖는 제4저항기를 포함하는 것을 특징으로 하는 출력 회로.
  22. 제 17 항에 있어서, 부하가 상기 제4스위치의 상기 타단과 상기 출력 단자간에 설치된 것을 특징으로 하는 출력 회로.
  23. 제 22 항에 있어서, 상기 부하는 제5스위치를 포함하며, 이 제5스위치는 상기 제3전원에 접속된 입력부 및 일단이 상기 제4스위치의 상기 전류 경로의 상기 타단에 접속되고 타단은 상기 출력 단자의 상기 타단에 접속된 전류 경로를 갖는 것을 특징으로 하는 출력 회로.
  24. 제 22 항에 있어서, 상기 제5스위치는 절연 게이트 FET로 형성된 것을 특징으로 하는 출력 회로.
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