KR960008542A - 명령어 큐 스캐닝장치 및 그 방법 - Google Patents

명령어 큐 스캐닝장치 및 그 방법 Download PDF

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미키오 이시마루
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Abstract

감소된 명령어 세트 컴퓨터("RISC")를 가지는 수퍼스칼라 복소수 명령어 세트 컴퓨티("CISC") 프로세서(100)는 생 x86명령어 시작 및 끝점을 인식하여 마크하고 "사전-복호화" 정보를 부호화하는 명령어 캐시(104), "예견된 수행" 상태의 할당된 명령어 큐 및 사진-복호화 정보인 바이트 큐(106) 및, 바이트 큐에 있는 정렬된 사진-복호화 x86 명령어를 기본으로 RISC-GUD 연산(ROPs)을 위한 타입, 오프코드 및 오퍼랜드포인터값을 발생하는 명령어 디코더(108)를 포함한다. 명령어를 디코더는 각각의 디스페치 위치에 CISC 명령어를 ROPs로 변환하기 위하여 논리 기본 변환경로(712, 722, 732, 742). 메모리 기본 변환경로(716, 726, 736, 746) 및, 공통 변환경로(714, 724, 734, 744)를 포함한다. ROP 멀티플렉서(400)는 바이트 큐에서 변환경로를 x86 명령어를 향하게 한다. ROP 멀티플렉서는 아이트 큐를 신속하게 스캐닝하는 스캔논리(690)를 포함하여 각각의 디스패치 위치를 위하여 오프코드의 장소와, ROP 정보신호(ROPxNUM, ROPxDIFF, PGNXT[x])를 인식하는 어레이의 비트(ISELx)를 발생한다. 스캔논리는 그룹의 비트 처리논리(GP(x,Y))로 분리되고, 그룹사이에 애견능력(LAG(x))을 포함한다.

Description

명령어 큐 스캐닝장치 및 그 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 CISC명령어 Gnstruction) 세트의 수퍼스칼라(superscalar) 실행을 성취하는 프로세서의 구조(architecture)적인 블록도.

Claims (24)

  1. 다수의 디스패치 위치를 가지는 수퍼스칼라 프로세서의 명령어 큐를 스케닝하는 장치로서, 상기 명령어큐는 맵된 명령어로 맵하는 명령어를 포함하며, 상기 명령어는 각각의 인식화 소자에 의해 인식된 장소에 오프코드를 포함하고, 상기 장치는 상기 수퍼스칼라 프로세서의 제1디스패치 위치에 필요하고, 입력이 상기 인식화소자에 연결된 다수 그룹의 마스킹 논리, 입력이 상기 인식화 소자에 연결되고 출력이 본 단계의 상기 마스킹논리 그룹중 더 높은 순서의 마스킹 논리그룹에 연결된 예견 능력 발생기 및, 본 단계의 상기 마스킹 논리그룹의 출력에 연결된 맵된 명령어 정보 발생기를 포함하는 제1단계 및 상기 수퍼스칼라 프로세서의 제2디스패치위치에 필요하고, 입력이 제1단계에서의 대응하는 마스킹 논리그룹의 출력에 연결된 다수 그룹의 마스킹 논리 및, 입력이 상기 맵된 명령어 정보 발생기의 출력과 상기 제1단계에서 마스킹 논리그룹의 출력에 연결되고 출력이 본 단계의 상기 마스킹 논리그룹중 더 높은 순서의 마스킹 논리그룹에 연결된 예견 능력 발생기를 포함하는 제2단계로 이루어지는 것을 특징으로 하는 명령어 큐 스캐닝 장치.
  2. 제1항에 있어서, 상기 제2단계는 상기 제2단계의 상기 마스킹 논리그룹의 출력에 연결된 맵된 명령어정보 발생기를 포함하며, 상기 장치는 상기 수퍼스칼라 프로세서의 제3디스패치 위치에 필요한 제3단계를 포함하고, 상기 제3단계는 입력이 상기 제2단계에서의 대응하는 비트 마스킹 논리그룹의 출력에 연결된 다수그룹의 마스킹 논리 및, 입력이 상기 ROP정보 발생기의 출력과 상가 제2단계에서의 상기 마스킹 논리그룹의 출력에 연결되고, 출력이 상기 제3단졔의 상기 마스킹 논리그룹중 더 높은 순서의 마스킹 논리그룹에 연결된 예견능력 발생기를 포함하는 것을 특징으로 하는 명령어 큐 스캐닝 장치.
  3. 제1항에 있어서, 상기 명령어 큐에 상기 명령어는 x86명령어이며, 상기 맵된 명령어는 RISC-형 연산("ROPs")이고, 상기 맵된 명령어 정보는 디스패치되어질 남아있는 다음의 맵된 ROP의 수를 나타내는 이진 신호로 이루어지는 것을 특징으로 하는 명령어 큐 스캐닝 장치.
  4. 제3항에 있어서, 상기 단계내에 있는 RQP는 디응하는 x86명령어로 부터 맵된 ROP시퀀스에 있는 마지막 ROP인지의 여부를 나타낸는 신호를 포함하는 것을 특징으로 하는 명령어 큐 스캐닝 장치.
  5. 다수의 디스패치 위치를 가치는 수퍼스칼라 프로세서의 명령어 큐에 있는 원시 명령어를 스캐닝하는 장치로서, 원시 명령어 각각은 오프코드와 명령어 큐내에 오프코드의 장소를 인식하는 오프코드 인식기를 포함하고, 하나 또는 그 이상의 2차 명령어의 수로 맵하며, 상기 장치는 상기 원시 명령어에 할당된 디스패치 위치에 대응하는 디수의 단계를 가지며, 단계 각각은, 오프코드 인식기를 수신하는 입력과, 제1출력을 가지는 예견능력 신호발생기 논리, 각각, 오프코드 인식기, 디스패치 위치가 가장 최근에 할당된 상기 ROP의 수 및 원시명령어가 맵하는 ROPs의 수를 수신하는 입력과, 마스크된/비마스크된 오프코드 인식기, 디스패치위치가 가장 최근에 할당된 증가된 버전의 상기 ROP의 수 및, 원시 명령어가 맵하는 ROP의 수를 공급하는 출력을 가지는 오프코드 인식기 마스킹 회로의 제1그룹 및, 각각, 오프코드 인식기, 디스패치 위치가 가장 최근에 할당된 상기 ROP의 수 및, 원시 명령어가 맵하는 ROP의 수를 수신하고, 입력이 상기 예견 능력 신호발생기 논리의 상기 제1출력에 연결된 입력과, 마스크된/비마스크된 오프코드 인식기, 디스패치 위치가 가장 최근에 할당된 증가된 버전의 상기 ROP의 수 및, 원시 명령어가 맵하는 ROP의 수를 공급하는 출력을 가지는 오프코드 인식기 마스킹 및 차단회로의 제2그룹으로 이루어지는 것을 특징으로 하는 원시 명령어 스캐닝 장치.
  6. 제5항에 있어서, 상기 예견 능력 신호발생 논리는 제2출력을 포함하며, 상기 장치는 각각, 오프코드 인식기, 디스패치 위치가 가장 최근에 할당된 상기 ROP의 수 및, 원시 명령어가 맵하는 ROP의 수를 수신하고, 입력이 상기 예견 능력 신호발생기 논리의 상기 제2출력에 연결된 입력과, 마스크된/비마스크된 오프코드 인식기, 디스패치 위치가 가장 최근에 할당된 증가된 버전의 상기 ROP의 수 및, 원시 명령어가 맵하는 ROP의 수를 공급하는 출력을 가지는 오프코드 인식기 마스킹 및 차단회로의 제3그룹을 포함하는 것을 특징으로 하는 원시 명령어 스캐닝 장치.
  7. 다수의 디스패치 위치를 가지는 수퍼스칼라 프로세서의 명령어 큐에 있는 명령어를 스캐닝하는 장치로서, 명령어 각각은 오프코드와 명령어 큐내에 상기 오프코드의 장소를 인식하는 오프코드 인식기를 포함하고, 하나 또는 그 이상의 RISC-형 연산(ROPs)으로 맵하며, 상기 장치는 명령어 각각이 맵하는 ROPs의 수와 이용가능한 디스패치 위치의 수에 좌우되는 명령어에 디스패치 위치를 할당하는 할당수단 및, 상기 디스패치 위치가 상기 할당수단에 할당된 명령어에 필요한 명령어 큐에 있는 오프코드의 각각의 디스패치 위치 장소에 대하여 인식하고 보고하는 디스패치 위치에 개별적으로 대응하는 다수의 단계로 이루어지며, 여기서, 단계 각각은 오프코드 인식기의 입력 어레이와 오프코드 인식기의 출력 어레이를 가지며, 또한, 상기 입력 어레이에 있는 상기 제1오프코드의 장소를 인식하는 인식수단 및, 상기 입력 어레이에서 상기 출력 어레이로 어레이를 전파하는 전파수단을 포함하며, 상기 전파 어레이는 상기 대응하는 디스패치 위치가 특징 명령에 대하여 마지막으로 할당된 디스패치 위치인 경우 마스크되는 상기 인식수단에서 인식된 장소를 가지고, 상기 단계는 상기 명령어큐에 있는 상기 오프코드인 식에 연결된 상기 입력어레이를 가지는 상기 단계중 선행 단계와 함께 서로 직렬로 연결되고, 상기 나머지 단계 각각은 바로 선행되는 단계의 상기 출력 어레이어 연결된 상기 입력 어레이를 가지며, 여기서, 단계 각각은 오프코드 인식기 처리논리의 다수 그룹으로 분할되고 상기 단계네에 전가 딜레이를 감소시키는 상기 단계중 더 높은 순서의 그룹에 입력을 제공하는 예견 능력 수난을 포함하는 것을 특징으로하는 명령어 큐 스캐닝 장치.
  8. 제7항에 있어서, 상기 할당수단은 상기 단계를 통해 분산되는 것을 특징으로 하는 명령어 큐 스캐닝 장치.
  9. 제7항에 있어서, 상기 명령어 큐는 상기 큐의 헤드에 완전 사전-복호화 x86명령어를 포함하는, 다수의 완전한 사전-복호화 x86명령어를 포함하는 것을 특징으로 하는 명령어 큐 스캐닝 장치.
  10. 제7항에 있어서, 각각의 명령어가 맵하는 상기 ROPs는 배열된 시퀀스에 있으며 상기 배열된 시퀀스내에 각각의 수를 가지고, 상기 단계 각각은, 디스패치 위치가 가장 최근에 할당된 ROP의 수에 속하는 출력 어레이 및, 상기 관련 x86 명령어가 맵하는 ROPs의 수에 속하는 출력 어레이를 포함하며, 상기 단계 각각은, 상기 단계의 상기 그룹에 대하여 개별적으로 제1오프코드 인식화 신호 및 예견 능력 신호를 발생하는 바로 선행하는 단계의 상기 오프코드 인식기의 출력 어레이에 연결되는 연결수단 및, 디스패치 위치가 기장 최근에 할당된 상기 ROP의 수와 상기 관련 x86 명령어가 맵하는 상기 ROPs의 수가 동일한 경우 상기 바로 선행하는 단계의 상기 오프코드 인식기의 출력 어레이를 마스크하기 위하여, 디스패치 위치가 가장 최근에 할당된 상기 ROP의 수에 속하는 상기 바로 선행하는 단계의 상기 출력 어레이에 연결되고, 관련 x86명령어가 맵하는 상기 ROPs의 수에 속하는 상기 바로 선행하는 단계의 상기 출력 어레이에 연결되는 연결수단을 포함하는 것을 특징으로 하는 명령어 큐 스캐닝 장치.
  11. 제10항에 있어서, 상기 단계 각각은 상기 다음 디스패치 위치가 할당되어질 상기 ROP의 상기 ROP의 수를 인식하는 제3출력을 포함하는 것을 특징으로 하는 명령어 큐 스캐닝 장치.
  12. 다수의 디스패치 위치를 가지는 수퍼스칼라 프로세서의 명령어 큐에 있는 시전-복호화 x86명령어를 스캐닝하는 장치로서, 명령어 각각은 상기 명령어 큐내에 있는 오프코드와 상기 오프코드의 장소를 인식하는 오프코드 인식기 비트를 포함하고, 하나 또는 그 이상의 RlSC-형 연산("ROPs")의 수로 맵하며, 상기 장치는제1단계와 제2단계로 이루어지고, 여기서, 상기 제1단계는, 입력이 상기 명령어 큐의 상기 오프코드 인식기비트와 상기 오프코드 비트에 연결된 첫번째 제1오프코드 인식화 신호발생 논리, 부분적인 디스패치 신호를 수신하는 입력을 가지는 부분적인 디스패치 신호발생 논리, 상기 명령어 큐의 상기 오프코드 이트와 상기 오프코드 인식기비트에 연결된 제1예견 능력 신호발생 논리, 입력이 상기 첫번째 제1오프코드 인식화 신호발생논리와 상기 부분적인 디스패치 신호발생 논리에 연결되고, 출력이 상기 명령어 큐의 상기 제1영역에 있는 최초-발생 오프코드 인식기 비트의 장소를 인식하는 제1그룹의 비트 마스킹 논리 및, 입력이 상기 첫번째 제1오프코드 인식화 신호발생 논리, 상기 부분적인 디스패치 신호발생 논리의 출력 및, 상기 제1예견 능력 신호발생논리의 출력에 연결되고, 출력이 상기 명령어 큐의 상기 제2영역에 있는 최초-발생 오프코드 인식기 비트의 장소를 인식하는 제2그룹의 비트 마스킹 논리를 포함하며, 여기서, 상기 제2단계는, 입력이 상기 제1 및 제2그룹의 비트 마스킹 논리의 오프코드비트 출력과 오프코드 인식기 비트 출력에 연결된 두번째 제1오프코드 인식화 신호발생 논리, 상기 명령어 큐의 상기 오프코드 비트와 상기 오프코드 인식기 비트에 연결된 제2예견 능력신호발생 논리, 입력이 상기 두번째 제1오프코드 인식화 신호발생 논리와 상기 제1그룹의 비트 마스킹 논리의 오프코드 비트 출력과 오프코드 인식기 비트 출력에 연결된 제3그룹의 비트 마스킹 논리 및, 입력이 상기 두번째 제1오프코드 인식화 신호발생 논리와 상기 제2그룹의 비트 마스킹 및 논리의 오프코드 비트 출력과 오프코드 인식기 비트 출력에 연결된 제4그룹의 비트 마스킹 논리를 포함하는 것을 특징으로 하는 사전-복호화 x86명령어 스캐닝 장치.
  13. 수퍼스칼라 프로세서에 있는 원시명령어의 큐를 스캐닝하는 방법으로서, 상기 원시명령어의 큐는 제1세트의 오프코드 장소 인식기("OLI")에 의해 인식된 상기 큐에 있는 각각의 장소에 하나 또는 그 이상의 오프코드를 가지며, 원시명령어 각각은 하나 또는 그 이상의 2차 명령어의 스의 시퀀스로 맵하고, 상기 방법은, 상기 제1세트의 OLIs에 있는 제1 및 제2부분집합을 인식하는 인식단계, 상기 수퍼스칼라 프로세서에 있는 제1디스패치 위치를 위하여 상기 제1세트의 OLIs의 상기 제1 및 제2부분집합에 대응하며, 어떤 가정된 제1의 OLIs를 인식하는 제1 및 제2부분집합을 가지는 제2세트의 OLIs를 발생하는 발생단계, 상기 제1세트의 OLIs의 상기 제1부분집합이 어떤 가정된 OLIs를 나타내지 암는 상기 게1디스패치 위치를 위하여 제3세트의 OLIs를 상기 제2세트의 OLIs로 부터 발생하기 위하여 상기 제2세트의 OLIs의 세트의 상기 제2부분집합에 상기 제1디스패치 위치를 위한 상기 예견 능력 신호를 인가하는 인가단계, 상기 제1세트로 부터 제1세트의 OLIs를 유도하는 단계, 상기 수퍼스갈라 프로세서에 있는 제2디스패치 위치를 위하여 상기 제4세트의 OLIs의 상기 제1 및 제2부분집합에 대응하며, 어떤 가정된 제1의 OLIs를 인식하는 제1 및 제2부분집합을 기지는 제5세트의 OLIs를 발생하는 발생단계, 상기 제4세트의 OLIs의 상기 제1부분집합이 어떤 가정된 OLIs를 포함하지 않을 경우 상기 제2디스패치 위치를 위하여 예견 능럭 신호를 발생하는 발생단계 및, 상기 제4세트에 있는 가정된 제1OLIs를 나타내고 상기 제4세트에 있는 어떤 연속적으로 가정된 OLIs를 나타내지 않는 상기 제2디스패치 위치를 위하어 제6세트의 OLIs를 상기 제5세트의 OLIs부터 발생하기 위하여 상기 제5세트의 OLIs의 세트의 상기 제2부분집합에 상기 제2디스패치 위치를 위한 상기 예견능력 신호를 인가하는 단계로 구성되는 것을 특징으르 하는 원시명령어 큐의 스캐닝 방법.
  14. 제13항에 있어서, 제4세트의 OLIs를 유도하는 유도단계는 상기 제1디스패치 위치가 상기 2차 명령어의 시퀀스에 있는 마지막 2차 명령어를 포함하는 경우 상기 제1세트의 OLIs에 있는 상기 가정된 제1OLI를 차단하는 단계를 포함하며, 그렇지 않으면, 상기 제1세트의 OLIs에 있는 가정된 제1OLI를 전파하는 단계를 포함하는 것을 특징으로 하는 원시명령이 큐의 스캐닝 방법.
  15. 수퍼스칼라 프로세서에 있는 원시명령어의 큐를 스캐닝하는 방법으로서, 상기 원시명령어의 큐는 제1어레이의 가정된 비트에 의해 각각 인식된 상기 큐에 있는 각각의 강소에 하나 또는 그 이상의 오프코드 비이트를 가지며, 원시명령어 각각은 하나 또는 그 이상의 2차 명령어의 수의 시퀀스로 맵하고, 상기 방법은, 상기 제1어레이에 있는 비트의 제1 및 제2부분집합을 인식하는 인식단계, 상기 수퍼스칼라 프로세서에 있는 제1디스패치 위치를 위하여 상기 제1어레이 비트의 상기 제1 및 제2부분집합 각각에 있는 가정된 제1비트를 나타내는 비트의 제1 및 제2부분집합을 가지는 제2어레이를 발생하는 발생단계, 상기 제1어레이에 있는 비트의 상기 제1부분집합이 가정된 비트를 포함하지 않는 경우, 상기 제1디스패치 위치를 위하여 예견능력 신호를 발생하는 발생단계, 상기 제1어레이에 있는 가정된 제1비트를 나다내고 상기 제2어레이에 있는 어떤 연속적으로 가정된 비트를 나타내지 않는 상기 제1디스패치 위치를 위하여 제3어레이의 비트를 상기 제2어레이로 부터 발생하기 위하여 상기 제2어레이의 비트의 상기 제2부분집합에 상기 제1디스패치 위치를 위한 상기 예견 능력 신호를 인가하는 인가단계, 상기 제1어레이로 부터 제4어레이를 유도하는 유도단계, 상기 제4어레이에 있는 비트의 제1 및 제2부분집합을 인식하는 인식단계, 상기 수퍼스칼라 프로세서에 있는 제2디스패치 위치를 위하여 상기 제4어레이비트의 상기 제1 및 제2부분집합 각각에서 가정된 제1비트를 나타내는 비트의 제1 및 제2부분집합을 가지는 제5비트를 발생하는 발생단계, 상기 제4어레이에 있는 비트의 상기 제1부분집합이 가정된 비트를 포함하지 않을 경우 상기 제2디스폐치 위치를 위하여 예견능력 신호를 발생하는 발생단계 및, 상기 제4어레이에 있는 가정된 제1비트를 나타내고 상기 제4어레이에 있는 어떤 연속적으로 가정된 비트를 나타내지 않는 상기 제2디스패치 위치를 위하여 제6어레이의 비트를 상기 제5어레이로 부터 발생하기 위하여 상기 제5어레이 비트의 상기 제2부분집합에 상기 제2디스패치 위치를 위한 상기 예견 능력 신호를 인가하는 단계로 구성되는 것을 특징으로 하는 원시명령어 큐의 스캐닝 방법.
  16. 제15항에 있어서, 제4어레이를 유도하는 유도단계는 상기 제1 디스패치 위치가 상기 2차 명령어의 시퀀스에 있는 마지막 2차명령어를 포함하는 경우 상기 제1어레이에 있는 상기 가정된 게이트를 차단하기 위하여 상기 제1어레이를 마스킹하는 마스킹단계를 포함하며, 그렇지 않으면, 상기 제1어레이에 었는 상기 가정된 제1비트를 전파하는 전파단계를 포함하는 것을 특징으로 하는 원시명령어 큐의 스캐닝 방법.
  17. 제16항에 있어서, 제4어레이를 유도하는 단계 이전에, 상기 제1디스패치 위치를 위하여 상기 제1디스패치 위치에 있는 상기 제2차명령어의 상기 시퀀스 수를 나타내는 부분적인 디스패치값을 발생하는 발생단계 및, 상기 부분적인 디스패치값과 상기 디스패치 위치를 위한 완전한 디스패치값을 비교하는 단계를 포함하며, 상기 제1디스패치 위치를 위한 상기 완전한 디스패치값은 상기 제1디스패치 위치에 있는 상기 2차 명령어가 맵되는 상기 원시명령어로 부터 맵된 2차 명령어의 수이고, 상기 제1디스패치 위치를 위한 상기 유도단계는 상기 부분적인 디스패치값이 상기 제1디스패치 위치를 위한 상기 원전한 디스패치 값과 동일한 경우 상기 제1어레이에 있는 상기 가정된 제1비트를 마스킹하는 단계를 포함하며, 그렇지않으면, 상기 제1어레이에 있는 상기 가정된 제1비트를 전파하는 전파단계를 포함하는 것을 특징으로 하는 원시명령어 큐의 스캐닝 방법.
  18. 제15항에 있어서, 상기 방법은, 상기 제4어레이로 부터 제7어레이를 유도단계, 상기 제7어레이에 있는 비트의 제1 및 제2부분집합을 인식하는 인식단계, 상기 수퍼스칼라 프로세서에 있는 제3디스패치 위치를 위하여 상기 제7어레이 비트의 상기 제1 및 제2부분집합 각각에 있는 가정된 제1비트를 나타내는 비트의 제1 및 제2부분집합을 가지는 제8어레이를 발생하는 발생단계, 상기 제7어레이에 있는 비트의 상기 제1부분집합이 가정된 비트를 포함하지 않는 경우, 상기 제3디스패치 위치를 위하여 예견능력 신호를 발생하는 발생단계 및, 상기 제7어레이에 있는 가정된 제1비트를 나타내고 상기 제7어레이에 있는 어떤 연속적으로 가정된 비트를 나타내지 않는 상기 제3디스패치 위치를 위하여 제9어레이의 비트를 상기 제8어레이로 부터 발생하기 위하여 상기 제8어레이의 비트의 상기 제2부분집합에 상기 제3디스패치 위치를 위한 상기 예견 능력 신호를 인가하는 인가단계를 포함하는 것을 특징으로 하는 원시명령어 큐의 스캐닝 방법.
  19. 제18항에 있어서, 제7어레이를 유도하는 유도단계는 상기 제2디스패치 위치가 상기 2차 명령어의 시퀀스에 있는 마지막 2차명령어를 포함하는 경우 상기 제4어레이에 있는 상기 가정된 제1비트를 차단하기 위하여 상기 제4어레이를 마스킹하는 마스킹단계를 포함하며, 그렇지 않으면, 상기 제4어레이에 있는 상기 가정된 제1비트를 전파하는 전파단계를 포함하는 것을 특징으로 하는 원시명령어 큐의 스캐닝 방법.
  20. 제19항에 있어서, 제7어레이를 유도하는 유도단계 이전에, 상기 제2디스패치 위치를 위하여 상기 부분적인 디스패치값으로 부터 디스패치 값을 유도하는 유도단계 및, 상기 유도된 디스패치값과 상기 제2디스패치위치를 위한 상기 완전한 디스패치 값을 비교하는 단계를 포함하며, 상기 유도된 디스패치값은 상기 제2디스패치 위치에 있는 상기 2차 명령어의 상기 시퀀스 수가 상기 제2디스패치 위치를 위한 상기 완전한 디스패치값 미만일 경우 상기 부분적인 디스패치값의 증가된 버전이고, 상기 제2디스패치 위치를 위한 상기 완전한 디스패치값은 상기 제2디스패치 위치에 있는 상기 2차 명령어가 맵된 상기 원시명령어로 부터 맵된 2차 명령어의 수이고, 그렇지 않으면, 기본값을 가지고, 상기 제2디스패치 위치를 위한 상기 유도단계는 상기 유도된 디스패치값이 상기 제2디스패치 위치를 위한 상기 완전한 디스패치값과 동일한 경우 상기 제4어레이에 있는 상기 가정된 제1비트를 마스킹하는 단계를 포함하며, 그렇지않으면, 상기 제4어레이에 있는 상기 가정된 제1비트를 전파하는 전파단계를 포함하는 것을 특징으르 하는 원시명령어 큐의 스캐닝 방법.
  21. 제15항에 있어서, 상기 제1어레이에 있는 비트의 제1 및 제2부분집합을 인식하는 인식단계는 상기 제1어레이에 있는 비트의 제3부분집합을 인식하는 단계를 포함하고, 제2어레이를 발생하는 발생단계는 상기 제1어레이의 비트의 상기 제3부분집합에 있는 가정된 제1비트를 나타내는 비트의 제3부분집합을 상기 제2어레이에서 포함하는 포함단계를 포함하고, 상기 제1디스패치 위치를 위한 예견 능력 신호를 발생하는 발생단계는 상기 제1어레이에 있는 비트의 상기 제1부분집합도 상기 제2부분집합도 가정된 제1비트를 포함하지 않는 경우 상기 제1디스패치 위치를 위하여 부가적인 예견 능력 신호를 발생하는 발생단계를 포함하고, 상기 제1디스패치 위치를 위한 상기 예견 능력 신호를 인가하는 인가단계는 상기 제1디스패치 위치를 위한 상기 부가적인 예견 능력신호를 상기 제2어레이에 있는 비트의 상기 제3부분집합에 인가함으로써 상기 제3어레이를 발생하는 발생단계를 포함하는 것을 특징으로 하는 원시명령어 큐의 스캐닝 방법.
  22. 제15항에 있어서, 상기 원시명령어는 사전-복호화 x86명령어이고, 상기 2차 명령어는 RTSC-형 연산인것을 특징으르 하는 원시명령어 큐의 스캐닝 방법.
  23. 다수의 디스패치 위치와 다수의 개별적인 스캐닝단계를 가지는 수퍼스칼라 프로세서의 명령어 큐에 있는 명령어를 스캐닝하는 방법으로서, 명령어 각각은 상기 오프코드와 명령어 큐내에 상기 오프코드 장소를 인식하기 위하여 오프코드 인식기를 포함하고, 하나 또는 그 이상의 RISC-형 연산("ROPs")의 수로 맵하며, 상기 방법은, 명령어 각각이 맵하는 ROPs의 수와 이용가능한 디스패치 위치의 수에 좌우되는 상기 명령어에 상기 디스패치 위치릍 할망하는 할당단계, 상기 디스패치 위치가 할당되는 명령어를 위하여 상기 명령어 큐에 있는 오프코드의 장소를 인식하는 단계 및, 상기 인식단계로 부터 상기 각각의 디스패치 위치에 상기 오프코드 장소를 보고하는 단계로 구성되며, 한 단계씩을 기본으로 하고, 각 단계는 오프코드 인식기의 입력어레이와 오프코드 인식기의 출력어레이를 가지고, 상기 입력 어레이에 있는 상기 제1오프코드의 장소를 인식하는 단계와, 상기 입력 어레이로 부터 상기 출력 어레이까지 어레이를 전파하는 전파단계를 포함하며, 상기 전파어레이는 상기 대응하는 디스패치 위치가 특정 명령어에 대하여 마지막으로 할당된 디스패치 위치일 경우 마스크되는 상기 인식수단에서 인식되는 상기 장소를 가지고, 상기 단계는 다수 그룹의 오프크드 인식기 처러논리로 분할되여, 상기 단계내에 전파 딜레이를 감소시키기 위하여 상기 단계의 더 높은 순서의 그룹에 예견 능력 신호를 제공하는 제공단계를 포함하는 것을 특징으로 히는 원시명령어 큐의 스캐닝 방법.
  24. 제23항에 있어서, 명령어 각각이 맵하는 상기 ROPs는 순서대로 배열된 시퀀스에 있으며 상기 순서대로 배열된 시퀀스에 있는 각각의 수를 가지며, 상기 단계 각각은, 디스패치 위치가 가장 최근에 할당된 상기 ROP의 수에 속하는 입력 어레이 및, 상기 관련 x86명령어가 맵하는 상기 ROPS의 수에 속하는 출력 어레이를 포함하며, 상기 단계의 상기 그룹을 위하여 제1오프코드 인식화 신호와 예견 능력 신호를 각각 발생하는 발생단계 및, 디스패치 위치가 가장 최근에 할당된 상기 ROP의 수와 상기 관련 x86명령어가 맵하는 ROPs의 수가 동일한 경우 상기 바로 선행하는 단계의 오프코드 인식기의 상기 출력 어레이를 마스킹하는 단계를 포함하는 것을 특징으로 하는 원시명령어 큐의 스캐닝 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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