KR100279511B1 - 피엘시명령어 고속처리 시스템 - Google Patents

Abstract

본 발명은 산업용 제어기인 피엘시 적용되는 명령어 처리용 논리 연산기에 관한 것으로, 특히 명령어 해석이 주문형 반도체 게이트 어레이 칩으로 구성되는 소형, 경량 및 저소비전략의 하드웨어 논리 연산기에서 실행되게 함으로써, CPU 부하부담을 줄여 명령어의 고속처리를 달성할 수 있게 한 피엘시 명령어 고속처리 시스템에 관한 것이다.

본 발명의 특징은 데이터 어드레스 레지스터(13)와 프로세서(11)와 인터페이스 블록으로 구성되는 하드웨어 논리연산기(10)를 데이터 1비트 동작 처리되는 단일칩의 주문형 반도체로 설계하고, 상기 인터페이스 블록(15)을 통하여는 상기 프로세서(11)에 CPU(16)의 제어신호, 데이터신호, 어드레스 신호가 제공되게 연결하고,상기 프로세서(11)에는 명령어 메모리(12)를 접속하여 5비트의 오피코드와 14비트의 오퍼랜드 명령어로 구성하고, 상기 프로세서(11)에는 데이터 메모리(14)를 접속하여 8비트 데이터 교환이 이루어지게 구성하여 사용빈도가 높은 명령어를 하드웨어 논리 연산처리함으로써, 주프로세서의 부담을 줄여 궁극적으로 명령어 처리속도를 향상시킨 다는데 있다.

Description

피엘시명령어 고속처리 시스템

본 발명은 산업용 제어기인 피엘시에 적용되는 명령어 처리용 논리 연산기에 관한 것으로, 특히 명령어 해석이 주문형 반도체 게이트 어레이 칩으로 구성되는 소형, 경량 및 저소비전력의 하드웨어 논리 연산기에서 실행되게 함으로써, CPU 부하부담을 줄여 명령어의 고속처리를 달성할 수 있게한 피엘시 명령어 고속처리 시스템에 관한 것이다.

피엘시의 기본 명령어 고속처리 시스템에 있어서의 선행 기술이 특허공개 제92-004937호에 제시된 바 있다.

여기에는 타이밍 발생부, 프로그램 카운터부, 마이컴, 메모리부, 하드웨어 로직 제어부, 판독/기록신호 발생부, 코드 래치부, 시프트 레지스터부로 구성되고 있는 기존의 기술을 발전시켜 FPGA(Field Programming Gate Array)와 일반 논리 회로를 사용하여 구성하거나 소프트웨어 명령어를 처리하고 있다. 그 내용을 구체적으로 살펴보면 외부의 클럭펄스와 마이컴의 제어신호에 의해 동기되어 클럭펄스를 발생하는 타이밍 발생부와, 프로그램 데이터를 읽어오기 위하여 어드레스를 발생하는 프로그램 카운터와, 프로그램 카운터로부터 어드레스 지정에 의해 시스템 전체를 제어하는 마이컴과 프로그램 카운터에 의해 사용자가 원하는 데이터를 출력함과 아울러 데이터를 저장하는 메모리부와, 읽혀진 데이터를 래치하고 이에 따른 어드레스를 발생하는 코드 래치부와, 코드 래치부의 어드레스 타이밍발생부의 클럭펄스에 의해 메모리부터부터 출력된 데이터로 기본명령을 수행하는 하드웨어 로직제어부와 메모리부의 기본명령 코드를 읽고, 해당정보를 처리하는 판독/기록 신호발생부와 타이밍 발생부와 클럭펄스에 의해 하드웨어 로직제어부의 출력데이터를 일시 저장하는 시프트 레지스터 처리부로 구성하고 있다. 또한 하드웨어 로직 제어부는 코드 래치부의 지정에 의한 메모리부의 출력 데이터 및 시프트 레지스터 처리부의 데이터를 논리 연산한 로직 연산기와 코드래치부의 명령어 코드 판별 신호를 인버터를 통해 반전시키고, 이를 타이밍 발생부의 클럭신호와 낸드화 시키는 낸드게이트와, 낸드게이트의 출력신호 및 코드래치부의 명령어 코드신호에 따라 상기 로직연산기의 출력신호를 선택하는 멀티플렉서와 멀티플렉서의 출력신호를 오아링 하는 오아게이트와 마이컴의 마스터 컨트롤 세트신호 및 판독/기록 신호발생부의 기록신호에 의해 오아게이트의 각 출력 명령어를 제어하는 제어부와, 제어부 및 오아게이트의 출력을 앤드화시켜 각각의 명령어를 출력하는 앤드게이트로서 PLC 기본 명령의 고속처리 시스템을 구성하고 있다.

이러한 구성의 선행기술에서는 실제 명령어를 해석하는 것이 자체 프로세서가 아닌 마이컴에서 실행하고, 또 비트연산을 위해 시프트레지스터를 이용하여 하드웨어를 구성하고 있는데, 이때 일반 논리 소자를 사용하고 있어 사이즈 면적의 확대문제와 큰 소비전력 문제가 나타나고 있었고, 또한 명령어 처리속도 측면과 처리결과의 신뢰성에 문제점이 노출되고 있다.

본 발명의 목적은 산업용 제어기인 피엘시에 적용되는 명령어 처리용 논리 연산기를 단일칩의 주문형 반도체 게이트 어레이로 구성하여 주요 명령어가 여기에서 하드웨어적으로 처리되게 함으로써, 주 CPU의 연산부를 덜어줌과 동시에 소형, 경량, 저소비전력 및 데이터처리 고속화를 달성할 수 있게 되는 피엘시 명령어 고속처리 시스템을 제공하는데 있다.

본 발명의 특징은 데이터 어드레스 레지스터와 프로세서와 인터페이스 블록으로 구성되는 하드웨어 논리 연산기를 데이터 1비트 동작 처리되는 단일칩의 주문형 반도체로 설계하고, 상기 인터페이스 블록을 통하여는 상기 프로세서에 CPU의 제어신호, 데이터신호, 어드레스 신호가 제공되게 연결하고, 상기 프로세서에는 명령어 메모리를 접속하여 5비트의 오피코드와 14비트의 오퍼랜드 명령어로 구성하고, 상기 프로세서에는 데이터 메모리를 접속하여 8비트 데이터 교환이 이루어지게 구성하여 사용빈도가 높은 명령어를 하드웨어 논리 연산처리함으로써, 주프로세서의 부담을 줄여 궁극적으로 명령어 처리속도를 향상시킨다는 데 있다.

제1도는 본 발명 시스템의 피엘시 CPU보드의 블록구성도이다.

제2도는 본 발명 시스템의 하드웨어 논리 연산기의 블록 구성도이다.

제3도는 본 발명 시스템의 프로세서의 블록 구성도이다.

제4도는 본 발명 시스템의 제어레지스터 및 상태 레지스터의 구조도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 하드웨어 논리 연산기 11 : 프로세서

12 : 명령어 메모리

13 : 데이터 어드레스 레지스터

14 : 데이터 메모리 15 : 인터페이스 블록

16 : CPU 17 : 데이터 선택부

18 : 제어부 19 : 데이터 레지스터

20 : 제어레지스터

이하, 첨부도면을 참고로하여 본 발명은 설명한다. 제1도는 본 발명에 따른 피엘시 CPU보드의 블록구성도로써, 데이터 어드레스 레지스터(13)와 프로세서(11)와 인터페이스 블록으로 구성되는 하드웨어 논리 연산기(10)를 데이터 1비트 동작 처리되는 단일칩의 주문형 반도체로 설계하고, 상기 인터페이스 블록(15)을 통하여는 상기 프로세서(11)에 CPU(16)의 제어신호, 데이터신호, 어드레스 신호가 제공되게 연결하고, 상기 프로세서(11)에는 명령어 메모리(12)를 접속하여 5비트의 오피코드와 14비트의 오퍼랜드 명령어로 구성하고 있다.

상기의 하드웨어 논리 연산기(Hardware Logic Solver : HLC)(10)는 본 발명 실시예의 경우, 총 144여종의 명령어 중에서 사용빈도가 높은 21종의 명령어를 하드웨어 논리 연산처리하게 된다.

하기 [표 1]에서는 이러한 21종의 시퀀스 명령어를 나타낸다.

이러한 명령어는 인식, 해석, 실행의 3단계 파이프 라인을 통하여 처리되게 된다.

이를 설명하면, 먼저 상위에서 다운로드 시킨 프로그램은 명령어 메모리(12)에 저장된다. 명령어가 하드웨어 논리연산 명령어이며, CPU(16)에서 제어레지스터(20)를 통해 HLS(10)의 인터페이스를 블록(15)에 시작명령을 전달하고, 인터페이스블록(15)에서 이 명령을 해석하여 제어 응답신호를 CPU(16)에게 전달한다. 프로세서(11)은 명령어 인식을 하기 전에 명령어 포인터(Instruction Pointer IP)를 클리어시키고, 명령어 메모리(12)의 칩 인에이블과 리드 신호를 출력한다. 상기 명령어 메모리에서 명령의 오피코드와 오퍼랜드가 패치된 후, 파이프 라인을 따라 명령어 처리 과정이 실행된다. 명령어 패치 단계는 수행 명령어를 명령어 메모리로부터 읽어 오고, 명령어 패치 어드레스는 명령어 포인터에 의하여 발생하며, 이러한 명령어 포인터는 프로그램 카운터의 기능을 갖는다.

하드웨어 논리 연산 초기화 단계에서 “0”으로 클리어 된 명령어 포인터 클럭에 따라 1씩 증가하고, 다음 명령의 명령어 포인터 값이 된다. BIT명령 수행시 IP는 정지하고 있다가 다시 HLS 명령어를 만나면 가운터를 진행한다. IP출력은 명령어 메모리의 어드레스로 사용되고 선택된 어드레스 값을 가지는 명령어의 오피코드가 패치되어 프로세서 블록의 명령어 레지스터에 저장된다. 동시에 명령어의 오퍼랜드 데이터 어드레스 레지스터(13)에 저장되어 해당 명령어의 실행에 필요한 오퍼랜드의 어드레스로 사용한다. 명령어 레지스터의 출력은 명령어 해석부에 전달되고, 데이터 어드레스 레지스터(13)의 출력은 명령어 레지스터의 출력이 해석되는 주기에 오퍼랜드를 패치한다. 명령어 해석단계는 패치한 명령어를 해석하여 명령어 프로세서에서 필요한 내부 제어 코드를 생성하고, 이와 동시에 데이터 어드레스 레지스터(13)에 저장된 오퍼랜드로 데이터 메모리를 악세스하여 데이터 인 레지스터(Data In Register)에 필요한 데이터 비트를 저장한다. 해석된 명령어코드는 기능 레지스터(Function Register ;FR)에 출력, 저장한다.

상기 CPU는 제1도와 같이 intel80186의 CPU(16)와 하드웨어 논리 연산기(10)와 메모리들로 구성되어 있어, 프로그램머가 레더(Ladder) 혹은 리스트(List)로 컴파일한 프로그램은 하드웨어 논리 연산 명령어와 BTI 명령어 혼용으로 구성되므로 명령어 처리에서 HLS 블록과 CPU블럭간의 인터페이스가 중요하며, 제어 레지스터의 시작/정지 신호와 데이터를 이용하여 신호를 주고받는다. 프로세서 블록은 인터페이스 블록으로부터 제어 신호와 오피코드, 오퍼랜드, 데이터를 입력받아 파이프 라인을 통해 각명령어를 패치, 해석, 실행하여 결과를 저장하거나 출력시킨다. 데이터 메모리는 CPU와 HLS가 같이 공유하며, 명령어 메모리와 데이터 메모리의 제어 신호는 HLS에서 만들어 준다. 명령어 구성은 5비트 오피코드와 14비트 오퍼랜드로 되어 있으며, 데이터는 1비트 동작으로 처리한다.

HLS 주문형 반도체 칩은 제1도와 같이 프로세서와 인터페이스 블록으로 구성되고 있으며, 프로세서 블록은 명령어 제어 해석부, 중앙 논리 연산부, 마스터 명령 제어부, 정지제어부, 스택 명령해석부, 저장제어부는 VHDL로 설계하고, 데이터 어드레스 레지스터 블록은 외부 데이터 메모리의 어드레스를 결정하게 한다. 명령어 입력부는 명령어 메모리, 데이터 메모리에서 명령어의 오피코드와 오퍼랜드 및 데이터를 받아 명령어 레지스터와 데이터 인 레지스터에 각각 입력(fetch)하는 블록으로 4MHz 클럭에 의해 데이터를 전달한다.

제2도는 인터페이스 블록으로써, CPU(16)에서 제어신호를 받아 프로세서(1) 칩 인에이블, 라이트, 리드와 같은 제어 명령을 내리고 HLS가 8비트를 사용하므로 데이터를 8/16비트로 전환하여, 상호 전달하는 제어 부분으로 레지스터(20)에서 CPU(16)로부터 데이터를 입력 받을 경우 LDS신호를 이용하여 16비트 데이터를 8비트씩 상,하위로 나누어서 HLS에 전달하는 구조로 되어 있다. 인터페이스 블록의 제어부(18)는 CPU(16)로부터 입력신호를 받아 데이터 메모리 제어신호, 명령어 메모리 제어 신호, HLS 프로세서 제어신호등과 같은 제어신호를 만들어 준다. 제어레지스트터(20)는 HLS 시작/정지 명령을 CPU의 제어 레지스터로부터 받아 HLS에 전달하고, HLS의 현재 상태를 CPU에 보내주는 역할을 한다. 데이터 레지스터(19)는 데이터 메모리(14)와 프로세서(11)사이에서 데이터를 전달하여 데이터 선택부(17)는 프로세서(11)에서 CPU(16)로 데이터를 전달할 때 원하는 데이터 정보를 선택하여 16비트로 전달한다. 출력부(15)는 CPU(16)와 16비트 데이터를 전달하는 블록으로 데이터 메모리에서 오피코드를 전달받기도 한다.

제3도는 프로세서 블록구성도로써, 명령어 해석부는 마스터 명령제어부(MR_CTR)(24), 명령어 해석 제어부(DEC_CTL)(25), 스택명령 해석부(DEC, STK)(26), 논리 연산부(35)로 구성되어 있으며, 마스터 명령제어부 MCS, MCR명령을 해석하는 블록으로 4스텝까지 수행이 가능하도록 하였다,

DEC CTL블럭(25)은 입력된 명령을 해석할 것인지를 구분하여 BTI명령이나 END명령이 입력되면, HLS 명령을 정지시키고, PLS, PLF, SET, RST, OUT명령에 대해서는 다른 명령과 달리 NR의 값을 일정기간 동안 저장하여 명령 입력시 저장제어부를 통하여 HLS 동작상태를 특정시간 동안 잠시 멈추게 한다. 또한 리세트 되거나 IP(22)를 점프시켜야 할 때 이용된다.

BTI 명령어는 오피코드 “18”로 정의되고, 이 값이 IR(23)를 통해 입력되면 HLS 동작상태를 정지하고, IP 값의 계수도 정지한다. 각 출력 값은 최종적으로 상태 제어부에 전달되어 HLS의 상태를 제어한다.

DEC_STK 블록은 LD, LDI,BRB, BRM, BRT,ANB,ORB명령을 해석하는 블록으로 명령이 입력된 스택 A와 스택 B에 데이터를 저장시켜 브랜치에 연결된 명령을 하나의 조건하에서 동작하도록 한다. 같은 입력조건에서 여러 명령을 수행하고자 할 때 필요하며, LD, LDI,ANB,ORB 명령어 경우 논리연산부 결과 값은 스택 A(33)에 저장하고, BRB, BRM, BRT 명령은 스택B(34)에 저장하게 된다.

DEC_STK의 스탭은 8단계로 이루어져 가지를 트리식으로 배치할 때 8개까지 사용할 수 있다.

논리 연산부(35)는 명령어 해석부에서 해석한 결과와 FR에 저장되어 있는 각 명령어의 오피코드를 입력받아 명령어를 논리 연산하여 결과를 NR과 스택에 저장하는 블록이다. 설계는 VHDL로 기술하여 회로 합성을 하여 설계 하였다.

또한, 제3도의 프로세서 블록의 명령어 실행부는 노드 레지스터(36),스택부(33),(34), 정지제어부(stop control block : SCB)(31)저장제어부, 동작상태제어부로 구성되어 있으며, 각 해당 레지스터에 해석된 출력값을 주거나 스택에 데이터를 저장하는 기능을 포함한다. 논리 연산부에 연산된 결과는 각 명령어의 종류에 따라 NR 혹은 2개의 스택에 저장한다. 특히 출력명령시는 데이터 메모리(14)에 저장되어 실행을 완료한다. 엔드 명령이나 BTI명령을 만나기 전까지 모든 명령어 수행단계는 연속적인 상(phase)를 거치는데 동작 상태 제어부가 각 상을 생성한다. 예를 들면 블록 명령 입력시는 저장제어부에서 상태 정지신호(phold)를 전달받아 멈춤신호(halt)를 생성하여 HLS 프로세서를 정시키고, 인터페이스 블록을 거쳐 CPU가 동작하도록 하였다. 노드 레지스터(node register : NR)(36)는 모든 연산결과 값을 저장하고, 스택에 저장되거나 데이터 메모리(14)에 전달되는데, SET과 RST명령만을 NR을 거지치 않고 결과를 출력한다. 제어레지스터의 0비트에 의해 특정값을 강제입력하여 연산에 이용할 수도 있다. HLS프로세서는 3개의 스택(스택A, 스택B, 마스터 스택)을 가지고 있다. 스택 A(33)는 LD, LDI, ANB, ORB 명령의 결과를 저장 출력하고, 스택 B(34)는 BRT, BRB, BRM명령을 처리한다. 마스터스택(MR_STACK)(29)은 마스터 명령 결과를 저장한다.

스택 A, B는 단위 스택으로 구성되어 있고, 마스터 스택은 4개의 단위 스택으로 이루어져 있다.

프로세서 블록의 정지제어부(31)는 제어 레지스터(21)의 입력을 받아 HLS의 상태 제어블럭에 정지신호를 전달하거나, BTI명령입력시 HLS를 멈추게 하는 역할을 한다. 제어레지스터의 비트별 기능은 제4도와 같다. CPU제어레지스터를 통해 HLS를 동작시킬 때 제어레지스터는 “18”을 HLS에 전달하여 HLS 초기화(clear)시킨후, “80”을 보내서 HLS 시작(START)상태가 되도록 한다. 또한 HLS의 동작이 완료되면 HLS의 동작상태를 제어 레지스터의 6번째 비트를 통해 CPU에 전달한다. 이는 4MHz의 클럭에 동기하여 동작하도록 하였다.

프로세서 블록의 저장 제어부(STO_CTL)는 DEC_CTL에서 출력명령을 해석한 결과 신호를 입럭받아 동작하고, 저장신호(STORE)가 입력되면, 그 스캔타임 동안 상태 정지(phase hold)가 출력되고, 데이터 메모리쓰기 신호를 보내면서 연산결과 값을 데이터 메모리에 저장시킨다. HLS는 3단계 파이프 라인 알고리듬에 따라 3개의 상(phase)을 가진다. phold0는 IR에 오피코드를 패치하고, DM에 오퍼랜드와 데이터를 패치하는 단계이고, 다음 클럭이 입력되면 phold1상으로 전달된다.

이 단계에서는 명령어 해석이 이루어지고, 논리 연산부에 데이터와 해석된 값이 전달되어 FR에 저장된다. 마지막 클럭에 의해 phold2단계에서 NR 혹은 스택에 저장된다. 출력 명령이 입력되면 저장제어부에 의해 DM에 결과값을 저장할 수 있다. 또한 종료 명령 혹은 BTI명령이 입력되면, 정지제어부에서 정지신호(halt)를 출력하여 HLS를 정지시키고, CPU를 동작시킨다.

[실시예]

HLS 주문형 반도체 칩을 1.2μ CMOS 게이트어레이 방식으로 설계하여 칩을 제작하였다. 설계는 전단계 설계와 후단계 설계로 구분하여 진행되었고, 각 세부 블록별 회로설계와 시뮬레이션을 통한 회로 검증을 하였다. 제작된 HLS 주문형 반도체 칩을주식회사포스콘에서 생산하고 있는 POSFA-3APLC 시스템에 장착시켜 HLS 명령어 수행을 확인하기 위한 프로그램을 이용하여 동작시킨 후, 논리 분석기로 동작파형을 추출, 시뮬레이션 결과 파형과 비교하였다.

그 결과 CPU에서 제어레지스터 (DB7:0)를 통해 HLS IP를 초기화시키고, 스타트 비트를 전달하여 HLS 시작명령을 전달하였다. 명령어의 오피코드와 오퍼랜드를 명령어 메모리로부터 전달받아 IR에 LD명령이 패치되면서 IP값이 계수되었다. 프로그램 수행을 종료하는 엔드 명령이 입력되면 SCB에 의해 HLS 동작이 정지되고, 상태 레지스터가 HLS 정지상태를 알려준다. CPU HLS 상태 레지스터를 리드하여 HLS로부터 주도권을 넘겨받아 동작을 시작하였다.

프로그램중 BTI명령어가 있는 경우 역시 HLS가 멈추게 되고(halt) 상태 레지스터에 BTI명령에 의한 스톱 비트를 세트시켜 HLS 동작정지와 CPU가 동작을 개시할 수 있게 한다.

일예로 intel 80186을 사용하고 있는 PLC CPU의 경우 HLS 주문형 반도체 칩을 추가 장착하였을 경우, 명령어 처리 시간이 CPU에서 처리할 때, 수 μ sec이었던 것이 250μ sec로 단축되었으며, CPU의 처리 부담을 줄일 수 있었다.

이상에서 설명한 바와 같은 본 발명은 명령어 처리 단계를 3단계의 파이프 라인으로 구성하여 명령어 인식, 해석, 실행이 한클럭에 동시에 진행되게 하고, 명령어는 5비트의 오피코드와 14비트의 오퍼랜드로 구성하여 데이터는 1비트 동작으로 처리하는 회로를 주문형 반도체 회로로 설계하여 1개의 칩에 내장시킴으로써, 명령어 처리속도가 빠르고 사용자가 원하는 기능을 추가하여 설계하기가 용이한 구조를 가지게 되며, 총 144여종의 명령어 중에서 사용빈도가 가장 많은 21종의 명령어를 하드웨어 논리 연산기에서 처리하도록하여 주 프로세서의 부담을 줄이게 함으로써 명령어 처리속도를 고속화 할수 있게 되는 효과가 나타나게 된다.

특히, 본 발명 시스템의 하드웨어 논리 연산기는 1칩 주문형 반도체 회로로 제작되므로 저 소비전력과 사이즈 축소 효과도 얻을 수 있다.

Claims (1)

1. 산업용 설비를 제어하기 위한 피엘시 명령어의 처리속도를 향상 장치에 있어서, 피엘시의 CPU(16)와의 사이에서 제어신호 및 데이터 인터 페이스를 위한 인터페이스 블록(15)과, 상기 인터페이스 블록으로부터 제어신호, 오피코드, 오퍼랜드 및 데이터를 받아들여 파이프라인을 통해 각 명령어를 패치, 해석 및 실행한후, 그 결과를 저장, 출력하는 프로세서(11)와, 명령어의 오퍼랜드를 저장하는 데이터 어드레스 레지스터(13)를 포함하는 하드웨어 논리 연산기(10)를 단일의 주문형 반도체 칩으로 설계하고, 상기 프로세서(11)에는 명령어 메모리(12)를 접속하여 5비트의 오피코드와 14비트의 오퍼랜드 명령어를 교환하게 구성하고, 상기 프로세서(11)에는 데이터 메모리(14)를 접속 구성하여 사용빈도가 높은 명령어의 하드웨어 연산처리를 통한 피엘시의 주프로세서의 부담을 줄여 명령어 처리속도를 향상시키는 것을 특징으로 하는 피엘시 명령어 고속처리 시스템.