KR960005099B1 - 반도체 소자의 다층폴리구조의 층간 불량분석 방법 - Google Patents

반도체 소자의 다층폴리구조의 층간 불량분석 방법 Download PDF

Info

Publication number
KR960005099B1
KR960005099B1 KR1019920026869A KR920026869A KR960005099B1 KR 960005099 B1 KR960005099 B1 KR 960005099B1 KR 1019920026869 A KR1019920026869 A KR 1019920026869A KR 920026869 A KR920026869 A KR 920026869A KR 960005099 B1 KR960005099 B1 KR 960005099B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
etching
layer
analyzing
polysilicon film
Prior art date
Application number
KR1019920026869A
Other languages
English (en)
Other versions
KR940016652A (ko
Inventor
구정희
김정태
주성경
Original Assignee
현대전자산업주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업주식회사, 김주용 filed Critical 현대전자산업주식회사
Priority to KR1019920026869A priority Critical patent/KR960005099B1/ko
Priority to US08/175,778 priority patent/US5498871A/en
Publication of KR940016652A publication Critical patent/KR940016652A/ko
Application granted granted Critical
Publication of KR960005099B1 publication Critical patent/KR960005099B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302Contactless testing
    • G01R31/308Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
    • G01R31/311Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation of integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Sampling And Sample Adjustment (AREA)

Abstract

내용 없음.

Description

반도체 소자의 다층폴리구조의 층간 불량분석 방법
제 1도는 본 발명에 따른 시편 제작 및 원리를 설명하는 시편 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,2,3,4 : 폴리실리콘막.
본 발명은 반도체 소자의 불량을 분석하는 방법에 관한 것으로, 특히 소자가 초고집적화됨에 따라 임계선폭(Critical Dimension ; 대개 CD라 약칭함)이 가장 취약한 다층 폴리구조에서 발생하는 불량을 3차원적으로 분석하는 반도체 소자의 다층폴리구조의 층간 불량분석 방법에 관한 것이다.
종래의 폴리실리콘막 간에 발생한 불량 유무를 분석하기 위한 방법은 습식식각 또는 건식식각 기법으로 각 층을 차례로 제거해 나아가면서 관찰하거나, 비트맵(Bit Map)의 측정으로 불량발생이 예상되는 부위를 다이아몬드 펜슬로 근접하여 잘라낸 후, 정밀하게 갈면서 불량지점을 관찰하는 래핑(Lapping) 방법을 사용하였다. 그러나 상기 종래 방법은 동일층간의 단락 여부를 관찰하는데는 유용하지만, 각 층들이 3차원적으로 겹쳐져 있는 구조에서는 미세한 간격으로 정렬되어 있는 상부층에 가려져 하부층간의 상태를 2차원적으로 관찰할 수 없다. 따라서 상부층을 제거한 상태에서 바닥에 나타난 콘택의 흔적과 하부층의 간격을 관찰하여 간접적으로 분석하게 된다.
또한 래핑에 의한 방법은 분석을 위한 준비과정이 번거롭고, 물리적인 힘의 인가로 인한 패턴손상을 초래한 위험이 따라 정확도가 떨어지는 문제점이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 전도물질 증착시 오정렬(misalignment)에 의한 단락 등의 불량을 3차원적으로 정확히 관찰할 수 있는 반도체 소자의 다층폴리구조의 층간 불량분석 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 절연막과 전체 셀에 덮여있는 폴리실리콘막을 포함하는 반도체 소자의 불량분석 방법에 있어서, 절연막과 폴리실리콘막의 식각비 차이를 이용하여반도체 소자의 관찰할 부위만을 남기고 그 외에 각 층은 식각하는 단계와 ; 경사(tilt) 및 회전각(rotation)을 변화시켜 불량부위를 분석하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명은 상술한다.
종래의 디프로세싱(Deprocessing)이나 래핑방법은 각각 평면과 단면상에서 2차원적인 관찰방법임에 반해 본 발명은 3차원적으로 분석영역을 확대시키고자 화학적 선택도(chemical selectivity)를 이용한다.
즉, 일차적으로 하부의 폴리실리콘막을 가리고 있는 상부층을 건식식각으로 어택(attack)을 주어 제거한 후, 선택식각도가 높은 묽은 HF용액을 사용하여 상부층의 콘택 부위와 하부 폴리실리콘막의 골격만 남겨 두고 산화막을 제거한다. 이때 HF 는 폴리실리콘막과 직접적으로 반응하지 않고 아래의 식과 같이 HNO₃ 와 같은 첨가물과 반응한 후에 생성되는 SiO₂와 반응하여 식각되므로 이러한 식각율의 차를 이용한다.
즉, 아래의 식 1차 반응식에서와 같이 폴리실리콘막 HNO₃와 반응하여 SIO₂를 형성하게 하고 이 SiO₂는 HF와 아래의 2차반응식과 같이 반응하여 식각한다.
2차 반응식 : SiO2+4HHF→SiF4+2N2O
상기 원리에 의해 산화막을 제거한 후에, 산화막이 있었던 공간을 통하여 하부의 구조들을 입체적으로 관찰하는 방법이다.
본 발명을 설명하기 위한 일례의 DRAM의 단면도가 제 1(a)도)에 도시되어 있는데, 반도체 기판과 콘택을 이루고 있는 제 1 및 제 2 폴리실리콘막(1,2)을 비롯하여 제 3, 제 4 실리콘막(3,4)이 형성되어 있어 제 4 폴리실리콘막(4)까지 식각하여 제거하여도 저장노드인 제 3 폴리실리콘막(3)이 하부층을 가리게 되어 하부층의 구조를 관찰할 수가 없다.
상기 다층폴리를 가진 디바이스에서 발생할 수 있는 폴리실리콘막들간의 불량형태를 관찰할 목적으로 상기 제 4 폴리실리콘막의 상부층과 상기 제 4 폴리실리콘막을 CH₃COOH : NHO₃: HF = 20: 4: 1 로 식각한다.
그리고 제 4 폴리실리콘막의 하부층은 ONO(Oxide-Nitride-Oxide)의 복합구조를 가지고 있는 경우 폴리실리콘막 식각제를 사용하게 되면, ONO층의 식각율이 낮기 때문에 건식식각에 의해 어택을 주는 과정은 정확성이 크게 요구되지 않는다.
이때, 상기 저장노드 제 3 폴리실리콘막은 건식식각방법으로 식각되되, 다음의 식각조건 즉, 25ml/min의 CF₄가스+소량의 O₂가스, 200W의 RF(Radio Frequency)전원, 20내지 30°C 의 온도, 식각시간 1분, 진공도 3 × 10-1Torr의 조건하에서 식각된다.
그러나 플라즈마(plasma)를 사용한 건식각각을 하여 저장노드에 어택을 가해 주는 정도는 조건을 정량화시킬 수 없으므로 현미경을 사용하여 어택의 정도와 상태를 판단하는 기술적인 축면이 요구된다.
계속하여 선택적 HF(20:1)용액을 사용하여 습식식각하되 식각시간은 8'±α(여기서 α는 결과에 따라서 변화되는 시간) 정도로 한다.
상기 산화막 선택 식각시 사용되는 묽은 HF(20:1) 용액은 산화막과의 식각 반응은 매우 빠른 반면 폴리실리콘막과는 거의 반응이 일어나지 않는다. 따라서 이러한 식각율의 차이를 이용하여 산화막을 선택 식각하고 제 3 폴리실리콘막 콘택과 하부층들의 골격만을 통하여 입체적으로 관찰할 수 있다.(제 1(b)도).
상기와 같이 이루어지는 본 발명은 상기한 내용을 단일화시켜 폭넓고 신속하게 불량을 분석할 수 있게 한점과 화학물질의 특성값을 이용하였기 때문에 경제적으로 측면에서 개선효과를 찾아볼 수 있으며, 무엇보다도 관찰하고자 하는 방향에서 정확하게 관찰할 수 있다는 점과 서로 다른 폴리층간에 발생하는 불량형태를 일괄적으로 분석할 수 있다는 점에서 종래의 분석방법으로는 불가능한 점을 극복해내는 효과가 있다.
즉, SEM 에 시편을 올려놓고, 경사와 회전각을 임의로 변화시키면서 여러 관점에서 3차원적으로 불량 부위를 관찰할 수 있는 효과를 얻을 수 있다.

Claims (2)

  1. 절연막과 전체 셀에 덮여있는 폴리실리콘막을 포함하는 반도체 소자의 불량분석 방법에 있어서, 절연막과 폴리실리콘막의 식각비 차이를 이용하여 반도체 소자의 관찰할 부위만을 남기고 그 외의 각 층은 식각하는 단계와 ; 경사(tilt) 및 회전각(rotation)을 변화시키며 불량부위를 분석하는 그 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 다층폴리구조의 층간 불량분석 방법.
  2. 제 1항에 있어서, 상기 식각 단계는 하부의 폴리층들을 가리고 있는 저장전극을 CF₄와 O₂가스를 이용하여 건식식각 하는 단계와 ; 선택도가 높은 HF 용액을 사용하여 저장전극의 콘택부위와 폴리층의 골격만 남기고 절연막을 제거 하는 습식식각 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 다층폴리구조의 층간 불량분석 방법.
KR1019920026869A 1992-12-30 1992-12-30 반도체 소자의 다층폴리구조의 층간 불량분석 방법 KR960005099B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019920026869A KR960005099B1 (ko) 1992-12-30 1992-12-30 반도체 소자의 다층폴리구조의 층간 불량분석 방법
US08/175,778 US5498871A (en) 1992-12-30 1993-12-28 Method for analyzing the defectiveness of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920026869A KR960005099B1 (ko) 1992-12-30 1992-12-30 반도체 소자의 다층폴리구조의 층간 불량분석 방법

Publications (2)

Publication Number Publication Date
KR940016652A KR940016652A (ko) 1994-07-23
KR960005099B1 true KR960005099B1 (ko) 1996-04-20

Family

ID=19348016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920026869A KR960005099B1 (ko) 1992-12-30 1992-12-30 반도체 소자의 다층폴리구조의 층간 불량분석 방법

Country Status (2)

Country Link
US (1) US5498871A (ko)
KR (1) KR960005099B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100197114B1 (ko) * 1995-07-19 1999-06-15 김영환 메모리 소자 집적 다이의 층결함의 3차원 검사 방법
KR0172720B1 (ko) * 1995-07-19 1999-03-30 김주용 반도체 소자의 결함 조사용 시편의 제작 방법
KR970007379A (ko) * 1995-07-19 1997-02-21 김주용 패턴층이 형성된 웨이퍼의 결함 다이 검사 방법
US6033994A (en) * 1997-05-16 2000-03-07 Sony Corporation Apparatus and method for deprocessing a multi-layer semiconductor device
US5990478A (en) * 1997-07-10 1999-11-23 Taiwan Semiconductor Manufacturing Co. Ltd. Method for preparing thin specimens consisting of domains of different materials
DE19729721A1 (de) * 1997-07-11 1999-01-14 Inst Halbleiterphysik Gmbh Verfahren zur Darstellung von Dotierungskonzentrationsverteilungen in Halbleiterkörpern
KR100345677B1 (ko) * 1999-12-13 2002-07-27 주식회사 하이닉스반도체 이미지센서의 결함 분석 방법
US7786185B2 (en) * 2004-03-05 2010-08-31 Johnson & Johnson Vision Care, Inc. Wettable hydrogels comprising acyclic polyamides

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789426A (en) * 1987-01-06 1988-12-06 Harris Corp. Process for performing variable selectivity polysilicon etch
JP2760786B2 (ja) * 1987-03-18 1998-06-04 株式会社日立製作所 走査電子顕微鏡およびその試料台移動方法
US5214283A (en) * 1991-07-23 1993-05-25 Sgs-Thomson Microelectronics, Inc. Method of determining the cause of open-via failures in an integrated circuit
US5296093A (en) * 1991-07-24 1994-03-22 Applied Materials, Inc. Process for removal of residues remaining after etching polysilicon layer in formation of integrated circuit structure
US5147499A (en) * 1991-07-24 1992-09-15 Applied Materials, Inc. Process for removal of residues remaining after etching polysilicon layer in formation of integrated circuit structure

Also Published As

Publication number Publication date
KR940016652A (ko) 1994-07-23
US5498871A (en) 1996-03-12

Similar Documents

Publication Publication Date Title
US4528066A (en) Selective anisotropic reactive ion etching process for polysilicide composite structures
JP2655336B2 (ja) ポリシリコンを選択的にエッチングする方法
KR100689916B1 (ko) 반도체 집적 회로 장치의 제조 방법
KR100197114B1 (ko) 메모리 소자 집적 다이의 층결함의 3차원 검사 방법
KR960005099B1 (ko) 반도체 소자의 다층폴리구조의 층간 불량분석 방법
US6162735A (en) In-situ method for preparing and highlighting of defects for failure analysis
JP3088178B2 (ja) ポリシリコン膜のエッチング方法
KR100216674B1 (ko) 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법
US5840205A (en) Method of fabricating specimen for analyzing defects of semiconductor device
US7745236B2 (en) Floating gate process methodology
CN110473799A (zh) 浅沟道隔离结构中的孔洞缺陷的检测方法
JP2858383B2 (ja) 半導体装置の製造方法
CN102810491B (zh) 后栅工艺移除多晶硅假栅制程的监控方法
CN103822812A (zh) 半导体器件测试样品的制作方法
US5933704A (en) Method to reveal the architecture of multilayer interconnectors in integrated circuits
KR0123851B1 (ko) 반도체소자에서 반도체기판의 결함분석방법
JP2000243977A (ja) 半導体力学量センサの製造方法
CN113466277B (zh) 测试样品的制备方法及测试样品
KR100233561B1 (ko) 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법
JPH0810195B2 (ja) ピンホールの検査方法
KR100281549B1 (ko) 폴리실리콘막 패턴 형성방법
JPH04317357A (ja) 半導体装置の製造方法
KR20050066170A (ko) 반도체 소자의 불량분석 방법
KR20010066391A (ko) 반도체장치의 콘택전극 정렬을 분석하기 위한 시편 제조방법
JPH05234984A (ja) シリコン基板のエッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee