KR960005044B1 - 반도체 소자 분리 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자 분리 방법

제 1 도는 종래기술에 의한 소자 분리막 제조공정도.

제 2 도는 제 1 도에 따른 문제점을 설명하기 의해 도시된 제조 공정도의 단면부분을 보다 상세히 나타낸 도면.

제 3 도는 본 발명에 따른 소자분리막 제조공정의 일실시예를 보여주는 공정도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 상기 메모리장치를 형성하는 소자들을 서로 분리하는 방법에 관한 것이다.

반도체 장치가 점점 고집적화됨에 따라 미세가공기술이 필요해지고 상기 반도체장치의 각 소자간의 분리를 위한 소자분리영역도 축소화된다.

예를들어, 64 메가DRAM에서는 0.45마이크론 기술이, 256 메가디램에서는 0.25마이크론 기술이 요구되고 있다. 이에 따라 공정이 단순하면서도 공정 마진(margin)이 큰 소자분리 방법이 요구되고 있다. 또한 소자분리 영역은 메모리장치 제조공정중 초기 공정에 해당함과 동시에, 활성화 영역(active area)의 크기를 결정하게 되고, 후공정의 공정 마진을 좌우하기 때문에, 상기 소자분리영역과 상기 활성화영역에는 단차가 적고 평탄화되는 리세스드(recessed)된 소자분리를 요구하고 있다.

제 1 도는 종래기술에 의한 소자분리 공정도이다.

상기 제 1 도의 공정을 설명한다. 제1(a)도는 실리콘 기판상(100)에 240Å 정도의 패드 산화막(101)과 1500Å 정도의 제 1 질화막(102)을 형성하는 공정이다. 제1(b)도는 상기 제1질화막에 필드산화막용 개구부(110)을 형성하는 공정으로, 통상의 사진식각법을 이용하여 상기 제1질화막(102)과 패드 산화막(101)을 식각한다. 이때 상기 패드 산화막(101)을 모두 제거하지 않고 일정 이상 패드산화막의 잔막(101a)을 남겨야 한다. 제1(c)도는 상기 기판 전면에 1500Å 정도의 두께로 제2질화막(103)을 증착하고, 이방성식각방법을 이용하여 상기 제 2 질화막(103) 및 패드산화막(101)과 상기 기판(100)을 700Å에서 1500Å 정도로 식각하여 필드산화막이 형성될 영역(110a)을 형성한 다음, 기판전면에 이온을 주입하여 채널스톱층(108)을 형성하는 공정도이다. 제1(d)도는 열산화법을 이용하여 필드산화막(104)을 4000Å~6000Å 정도로 성장시킨다. 이때 필드산화시의 열확산에 의해 채널스톱층(108)의 이온들이 측면으로 확산된다. 이때 상기 패드산화막의 잔막(101b)의 두께에 따라 버즈 벡(bird's beak)의 크기가 결정된다. 또한 상기 기판을 식각하여 필드산화막(104)을 형성하였기 때문에, 상기 기판의 식각깊이 및 필드산화막(104)의 두께에 따라 상기 필드산화막의 리세스드 프로파일(recessed profile)이 결정된다. 제1(e)도는 인산(H₃PO₄)용액을 이용하여 상기 제 1 질화막(102) 및 제2질화막(103)을 제거하고, 희생산화막을 250Å~500Å 정도로 성장시킨 후에, 상기 패드산화막(101)을 잔막(101b)과 함께 B.O.E용액을 이용하여 습식식각하여 형성된 최종 공정도를 나타낸다.

제 2 도는 상기 제 1 도와 같은 종래기술에 의한 소자분리막 제조공정시 발생되는 문제점을 설명하기 위해 도시된 제조 공정도의 단면부분을 보다 상세히 나타낸 도면이다. 제2(a)도와 제2(b)도는 상기 패드산화막(101)의 잔막 두께가 버즈 벡에 미치는 영향을 보여준다. 상기 제2(a)도에서는 패드산화막의 잔막(101a)이 상기 제2(b)도의 패드산화막의 잔막(101a)에 비해 상대적으로 두껍기 때문에, 제2(a)도의 버즈 벡 k는 상기 제2(b)도의 버즈 벡k'에 비해 상대적으로 크게 됨을 알 수 있다. 제2(c)도와 제2(d)도는 기판(100)의 식각정도에 따라 필드 산화막(104)의 리세스드 프로파일이 달라짐을 도시하고 있다. 따라서, 이 경우에 상기 제2(c)도에 비해 기판식각이 많이된 제2(d)도가 리세스드 프로파일이 더 양호함을 알 수 있다.

따라서, 이러한 종래기술에서는 상기 패드산화막상의 잔막의 두께에 따라 버즈 벡이 결정되어 소자분리막의 양호유무가 정해짐을 알 수 있다.

여기서, 버즈 벡의 크기를 콘트롤하기 위해서는 상기 패드산화막 식각시 일정량의 패드 산화막의 잔막을 기판상에 남기기 위한 식각 공정콘트롤이 매우 중요하게 된다. 그러나, 상기와 같은 종래기술에서 상기 식각 공정의 콘트롤은 상기 패드산화막 및 상기 기판을 건식식각할때에 식각시간을 조절함으로써 달성된다. 이러한 식각시간의 조절에 의해 얇은 패드산화막을 제어하는 것은 공정 재현성을 어렵게 하고, 공정 마진을 줄어들게 하며, 상기 기판내의 균일도를 떨어지게 한다. 또한 상기 버스 벡으로 인하여 소자분리영역이 넓어져 활성화영역이 작아지므로, 후공정의 공정 마진이 떨어지게 된다.

따라서 본 발명의 목적은 리세스된 소자분리막을 형성하는 소자분리막 제조방법을 제공함에 있다.

본 발명의 다른 목적은 공정 재현성이 뛰어나고 잔막의 두께에 따라 달라지는 버즈 벡 문제를 제거한 소자분리막 제조방법을 제공하는 데 있다.

본 발명의 또다른 목적은 소자분리용 필드산화막 제조시 버즈 벡에 대한 문제점을 제거하고 공정의 재현성 및 기판내의 균일도가 우수한 소자 분리 방법을 제공하는데 있다.

본 발명의 또 다른 목적은 소자분리 영역을 축소하여 후공정의 공정마진을 향상시키고 리세스된 소자분리막을 형성하는 소자분리막 제조방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은, 소자분리영역의 패드산화막과 상기 패드산화막의 상층보호막 사이에 언더컷트되는 부위를 형성하고 상기 부위를 포함하는 소자분리영역에 버즈 벡 제어산화막을 성장시킴으로써 소자분리막 형성시 발생하는 버즈 벡 문제를 제거하고, 그 위에 적정두께의 절연막을 증착하여 채널 스톱층의 이온주입을 위한 개구부를 줄임으로써 내압특성을 향상시키고, 소자분리막 형성시 상기 절연막의 하지에서 상기 소자분리막을 성장시킴으로써 리세스된 소자분리막을 형성하는 소자분리막 제조방법임을 특징으로 한다.

이하, 첨부된 제3도를 참조하여 본 발명을 상세히 설명한다.

상기 제3도는 본 발명에 따른 소자분리막 제조 공정도이다. 제3(a)도는 반도체 기판(100) 위에 패드산화막(301)을 300Å~500Å 정도로 성장시키고, 제1질화막(302)을 1500Å~2000Å 정도로 형성하고, 포토마스크를 이용하여 개구부(310)를 패터닝 한뒤에 이온성 반응식각법으로 상기 제1질화막(302)을 식각하고, 상기 포토마스크를 제거한 후 B.O.E용액 또는 불산용액을 이용하여 상기 패드산화막(301)을 습식식각하는 공정도이다.

이때 상기 패드산화막(301)의 습식식각시에 상기 제1질화막(302)의 개구부측 하단부에 언더컷트가 생기도록 한다. 상기 언더컷트의 길이는 버즈 벡의 생성과 밀접한 관계를 갖게 되며, 통상 700Å 이내의 길이를 갖는다. 제3(b)도는 상기 패드산화막(301)의 식각된 위치에 버즈 벡 제어용 산화막(303)을 50Å~200Å 정도로 성장시키고, 상기 기판(100) 전면에 1500Å~2000Å 정도의 두께로 제2질화막 또는 폴리 실리콘막 또는 고온의 산화막(304)을 증착한 후, 이방성식각 방법으로 스페이서 드라이 에칭(spacer dry etching)을 실시하여 상기 개구부(310)에 질화막 또는 폴리실리콘 막 또는 고온의 산화막(304)으로 이루어진 스페이서를 형성하는 공정도이다. 제3도(3c)는 상기 기판(100) 전면에 화학기상증착방법에 의하여 약 1000~3000Å 정도의 두께로 캡 산화막(305)을 형성하고 그 상부를 통해 이온주입을 실시하여 기판 100내에 채널 스톱층을 형성하기 위한 공정도이다. 이때, 상기 질화막 스페이서(304) 의해, 상기 이온주입시 기판(100)에 실제 이온이 주입되는 이온주입구(310a)의 폭이 줄어들게 된다. 제3(d)도는 상기 캡산화막(305)과 버즈 벡 제어용 산화막(303) 및 기판(100)을 이방성 식각 방법을 이용하며 필드산화막이 형성될 지역(310a)을 형성한 다음, 열산화법을 이용하여 필드산화막(306)을 요구되는 두께로 성장시키는 공정도이다.

상기 채널 스톱층은 열확산에 의해 확장되나, 최초 이온주입시 조밀한 지역에 집중되어 있었기 때문에 확산되는 정도가 작으므로, 강한 채널 스톱층이 형성된다. 제3(e)도는 상기 필드산화막(306)을 B.O.E용액 또는 불산용액을 이용하여 습식식각하는 공정도이다. 이때 상기 제1질화막(302)의 표면에 형성된 산화막을 습식식각을 실시한다. 제3(f)도는 인산(H₃PO₄)용액을 이용하여 상기 질화막 스페이서(304) 및 상기 제1질화막(302)를 습식식각한 후 또는 폴리실리콘막 스페이서, 희생산화막을 240Å~500Å 정도로 성장시킨 후에 B.O.E용액을 이용하여 상기 희생산화막과 상기 패드산화막(301) 및 상기 버즈 벡 제어용 산화막(303)을 습식식각하여 소자분리막으로 사용되는 필드산화막(306a)을 완성시키는 공정도이다. 이때 상기 필드산화막(306a)과 인접하는 활성화영역과는 상기 버즈 벡 제어용 산화막(303) 두께의 45% 정도의 단차를 갖게 되는데 이는 필드사화막의 버어드 빅 크기에 따라 잔존 할 수도 있고 포함되어 없어질 수 있다.

상기한 바와 같은 본 발명에 따르면, 패드산화막을 습식식각에 의해 언더컷트를 만들고, 상기 언더컷트 및 패드산화막 제거부위에 열적산화에 의한 버어즈 벡 제어용 산화막을 형성시켜 줌으로써, 열 확산에 의한 필드산화막 성장시 발생하게 되는 상기 버어드 벡을 차단하는 역할을 한다.

따라서, 버즈 벡의 길이를 차단하기 위해 종래 기술중 패드산화막의 잔막 두께 조절을 하기 위한 공정상의 어려움 및 재현성을 극복할 수 있다. 그리고, 질화막 스페이서(304) 또는 폴리실리콘, HTO 스페이서에 의해, 이온주입시 기판(100)에 의해 실제 이온이 주입되는 이온주입구보다 줄어든 이온주입구(310a)를 형성할 수 있다. 따라서, 상기 이온주입이 필요한 부위에 강한 채널 스톱층이 집중적으로 형성되어 내압특성이 향상된다. 또한, 필드산화막 형성후 캡 산화막의 식각에 풀리 리세스된 상기 소자분리막을 얻을 수 있는 현저한 효과가 있다.

Claims (9)

1. 반도체 메모리칩의 소자분리 방법에 있어서 : 기판상에 적층된 패드산화막과 제1보호막의 소정영역에 소자분리 영역으로 될 개구부를 형성시 상기 제1보호막의 하부에 위치된 상기 패드산화막의 식각부위가 상기 제1보호막의 식각부위보다 더 넓게 되도록 하기 위해 상기 패드 산화막의 부위에 언더컷트를 형성하는 제1공정과; 상기 언더컷트를 포함하는 상기 소자분리영역상에 버즈 벡 제어산화막을 성장시킨 후에 상기 소자분리영역을 제한하는 스페이서 형태의 제2보호막을 형성하는 제2공정과; 상기 제2공정을 통한 결과 물로 열산화법으로 소자분리막을 성장시킨 후에 상기 제1보호막 또는 제1,2보호막을 제거하고 상기 패드산화막의 일부를 제거하는 제3공정과; 상기 제3공정을 통한 결과물에 희생산화막을 성장시킨 후 습식식각하여 소자분리용 산화막을 형성시키는 제4공정으로 이루어짐을 특징으로 하는 반도체 소자분리 방법.
2. 제 1 항에 있어서; 상기 제1공정은 반도체 기판상에 상기 패드산화막을 성장시키고 상기 패드산화막 위에 상기 제1보호막을 형성하는 제1단계와, 통상의 사진식각법으로 상기 제1보호막을 식각하여 상기 개구부를 형성하는 제2단계와, 습식식각방법을 이용하여 상기 패드 산화막을 식각하여 상기 제1보호막의 하단에 언더컷트부를 형성하는 제3단계로 이루어짐을 특징으로 하는 반도체 소자분리 방법.
3. 제 1 항에 있어서; 상기 제2공정은 열산화법을 이용하여 상기 패드산화막의 식각된 자리에 상기 버즈 벡 제어산화막을 성장시키는 제1단계와, 상기 기판전면에 제2보호막을 두껍게 증착한 후 이방성식각 방법으로 식각하여 상기 개구부에 상기 제2보호막 스페이서를 형성하는 제2단계로 이루어짐을 특징으로 하는 반도체 소자분리 방법.
4. 제 1 항에 있어서; 상기 제3공정은 열산화법을 이용하여 상기 소자분리영역의 기판층에 소자분리막을 형성하는 제1단계와, 습식식각 방법을 이용하여 상기 소자분리막의 표면이 상기 패드산화막의 표면높이가 될때까지 상기 보호막과 상기 소자분리막의 상층을 연속적으로 식각하는 제2단계로 이루어짐을 특징으로 하는 반도체 소자분리 방법.
5. 제 1 항에 있어서; 상기 제4공정은 습식식각 방법을 이용하여 상기 제1,2보호막을 제거하는 제1단계와, 상기 기판전면에 상기 희생산화막을 성장시킨 후 상기 희생산화막과 상기 패드산화막과 상기 버즈 벡 제어산화막의 잔막을 동시에 식각하는 제2단계로 이루어짐을 특징으로 하는 반도체 소자분리 방법.
6. 제 1 항에 있어서; 상기 제1보호막은 질화막임을 특징으로 하는 반도체 소자분리 방법.
7. 제 1 항에 있어서; 상기 제2보호막은 화학기상증착 방법에 의해 형성되는 산화막 또는 폴리실리콘막 또는 질화막임을 특징으로 하는 반도체 소자분리 방법.
8. 제 2 항에 있어서; 상기 습식식각 방법은 비.오.이 용액을 이용하여 실시되고, 상기 언더컷트의 길이는 약 700Å 이내로 형성됨을 특징으로 하는 반도체 소자분리 방법.
9. 제 3 항에 있어서; 상기 버즈 벡 제어산화막의 두께는 50Å~200Å임을 특징으로 하는 반도체 소자분리 방법.