KR960001170B1 - 다층 금속 배선의 본딩 패드 제조 방법 - Google Patents

다층 금속 배선의 본딩 패드 제조 방법 Download PDF

Info

Publication number
KR960001170B1
KR960001170B1 KR1019920024503A KR920024503A KR960001170B1 KR 960001170 B1 KR960001170 B1 KR 960001170B1 KR 1019920024503 A KR1019920024503 A KR 1019920024503A KR 920024503 A KR920024503 A KR 920024503A KR 960001170 B1 KR960001170 B1 KR 960001170B1
Authority
KR
South Korea
Prior art keywords
film
metal wire
oxide film
metal wiring
manufacturing
Prior art date
Application number
KR1019920024503A
Other languages
English (en)
Other versions
KR940016636A (ko
Inventor
박상훈
Original Assignee
현대전자산업 주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 김주용 filed Critical 현대전자산업 주식회사
Priority to KR1019920024503A priority Critical patent/KR960001170B1/ko
Publication of KR940016636A publication Critical patent/KR940016636A/ko
Application granted granted Critical
Publication of KR960001170B1 publication Critical patent/KR960001170B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

다층 금속 배선의 본딩 패드 제조 방법
제1도는 종래의 기술에 따라 다층 금속 배선 구조를 갖는 본딩 패드가 형성된 상태를 도시한 단면도.
제2도는 본 발명에 따른 다층 금속 배선 구조를 갖는 본딩 패드가 형성되는 상태를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,10 : 반도체 기판 2,20 : 절연 산화막
3,30 : 제1금속 배선 4,40 : 산화막
5,60 : 제2금속 배선 6,70 : 질화막
50 : 완충막 A : 크랙 발생 부위
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 다층 금속 배선의 본딩 패드 제조 방법에 관한 것이다.
종래의 다층 금속 배선 구조를 갖는 본딩 패드를 제1도를 통해 살펴보면, 도면에서 1은 반도체 기판, 2는 절연 산화막, 3은 제1금속 배선, 4는 산화막, 5는 제2금속 배선, 6은 질화막, A는 크랙 발생 부위를 각각 나타낸다.
도면에 도시된 것처럼 반도체 기판(1) 및 절연 산화막(2) 위에 소정의 패턴을 갖는 제1금속 배선(3)과 그위에 플라즈마 CVD(Chemical Vapor Deposition)에 의한 산화막(4)을 형성하고 사진 식각법으로 소정의 개구부를 형성한다. 그 다음에 평탄화 공정을 거쳐 소정의 패턴을 갖는 제2금속 배선(5)을 형성하고 나서 표면 보호용 (PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의한 질화막(6)을 형성하고 사진 식각법으로 본딩 패드를 형성한다.
그러나 상기와 같은 종래 기술에 따른 본딩용 패드 형성 방법에 의한 유기계 절연막인 산화막과 무기계 절연막인 질화막의 이층 구조는 제1금속 배선과 제2금속 배선의 형성 사이에 실시하는 불완전한 평탄화 작업을 거치면서 필름간의 스트레스에 의한 크랙(crack) 현상이 필연적으로 수반되는 문제점을 지니고 있었다(제1도 A).
상기 문제점을 해결하기 위하여 안출된 본 발명은 유기계 산화막과 무기계 질화막의 스트레스에 의한 크랙(crack) 현상을 방지하여 제품의 신뢰도를 향상시킬 수 있는 다층 금속 배선의 본딩 패드 제조 방법을 제공 하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 다층 금속 배선의 본딩 패드 제조 방법에 있어서, 제1금속 배선 상에 산화막을 증착하는 제1단계, 상기 제1단계 후에 상기 산화막에 질소 원자를 이온 주입하는 제2단계, 상기 제2단계 후에 어닐링하여 완충막을 형성하는 제3단계, 및 상기 제3단계 후에 상기 완충막을 선택 식각하여 개구부를 형성한 다음 평탄화 공정을 거쳐 제2금속 배선을 노출된 상기 제1금속 배선과 접속 시키고 상기 제2금속 배선에 패턴을 형성한 후에 표면 보호용 질화막을 증착하는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제2도를 통해 본 발명에 따른 일 실시예를 상세히 설명하면, 도면에서 10은 반도체기판, 20은 절연 산화막, 30은 제1금속 배선, 40은 산화막, 50은 완충막, 60은 제2금속 배선, 70은 질화막을 각각 나타낸다.
먼저, 제2도(a)는 반도체 기판(10)상에 절연 산화막(20), 제1금속 배선(30)을 차례로 증착하고 상기 제1금속 배선(30)을 사진식각법으로 소정의 크기로 형성한 후에 플라즈마 CVD에 의한 산화막(40)을 증착하고 나서 질소원자를 이온 주입법으로 상기 산화막(40)의 소정의 깊이인 밑부분에 주입하고 어닐링하여 SiOxNy(x,y는 조성비) 형태의 산화 질화막인 완충막(50)을 형성한 상태의 단면도이다.
제2도(b)는 사진 식각법으로 소정의 개구부를 형성한 다음에 평탄화 공정을 거쳐 소정의 패턴을 갖는 제2금속 배선(60)을 사진 식각법으로 형성하여 상기 제1금속 배선(30)과 제2금속 배선(60)을 접속시킨 상태의 단면도이다.
제2도(c)는 플라즈마 CVD에 의한 표면 보호용 질화막(70)을 증착하고 나서 통상의 사진 식각법으로 본딩용 패드를 완성하여 제2금속 배선(60)만을 노출시킨 상태의 단면도이다.
상기 형성한 산화 질화막 SiOxNy는 유기계 산화막 밑부분에 질소 원자를 이온 주입법으로 주입하고 다시 질소 분위기하에서 어닐링하여 형성된 2층 구조로써, 개구부 형성시에 크랙 발생 부위의 유기계 산화막을 제거하고 나서 무기계 질화막으로 다시 증착하는 방법을 사용하였다.
이에 대한 상기 완충막 형성을 위한 반응 메카니즘은 다음과 같다.
(열)
SiO2+N ------------->SiOxNy(oxynitride)
상기와 같이 이루어지는 본 발명의 다층 금속 배선용 본딩 패드는 유기계 산화막과 무기계 질화막의 스트레스에 의한 크랙(crack) 현상을 방지하여 제품의 신뢰도를 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 다층 금속 배선이 본딩 패드 제조 방법에 있어서, 제1금속 배선(30)상에 산화막(40)을 증착하는 제1단계, 상기 제1단계 후에 상기 산화막(40)에 질소 원자를 이온 주입하는 제2단계, 상기 제2단계 후에 어닐링하여 완충막(50)을 형성하는 제3단계, 및 상기 제3단계 후에 상기 완충막(50)을 선택 식각하여 개구부를 형성한 다음 평탄화 공정을 거쳐 제2금속 배선(60)을 노출된 상기 제1금속 배선(30)과 접속시키고 상기 제2금속 배선(60)에 패턴을 형성한 후에 표면 보호용 질화막(70)을 증착하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 다층 금속 배선의 본딩 패드 제조 방법.
  2. 제1항에 있어서, 상기 제2단계의 질소 원자의 이온 주입 깊이는 플라즈마 CVD 방법으로 상기 산화막(40)의 바닥에 위치토록 하는 것을 특징으로 하는 다층 금속 배선의 본딩 패드 제조 방법.
  3. 제1항에 있어서, 상기 제3단계에서 어닐링하여 형성된 완충막(50)은 SiOxNy 형태의 산화질화막인 것을 특징으로 하는 다층 금속 배선의 본딩 패드 제조 방법.
KR1019920024503A 1992-12-16 1992-12-16 다층 금속 배선의 본딩 패드 제조 방법 KR960001170B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920024503A KR960001170B1 (ko) 1992-12-16 1992-12-16 다층 금속 배선의 본딩 패드 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920024503A KR960001170B1 (ko) 1992-12-16 1992-12-16 다층 금속 배선의 본딩 패드 제조 방법

Publications (2)

Publication Number Publication Date
KR940016636A KR940016636A (ko) 1994-07-23
KR960001170B1 true KR960001170B1 (ko) 1996-01-19

Family

ID=19345788

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920024503A KR960001170B1 (ko) 1992-12-16 1992-12-16 다층 금속 배선의 본딩 패드 제조 방법

Country Status (1)

Country Link
KR (1) KR960001170B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100227624B1 (ko) * 1996-11-26 1999-11-01 김영환 반도체 소자의 본딩 패드 형성 방법
KR100313530B1 (ko) * 1999-12-02 2001-11-07 박종섭 반도체 소자의 패드 형성방법
KR100550380B1 (ko) * 2003-06-24 2006-02-09 동부아남반도체 주식회사 반도체 소자의 금속배선 형성 방법

Also Published As

Publication number Publication date
KR940016636A (ko) 1994-07-23

Similar Documents

Publication Publication Date Title
US4994402A (en) Method of fabricating a coplanar, self-aligned contact structure in a semiconductor device
KR960001170B1 (ko) 다층 금속 배선의 본딩 패드 제조 방법
KR0154355B1 (ko) 반도체 장치 제조방법
US6657299B2 (en) Semiconductor with a stress reduction layer and manufacturing method therefor
JPH05234935A (ja) 半導体装置及びその製造方法
US20050142833A1 (en) Method of fabricating semiconductor device
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100227622B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR100560292B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100203305B1 (ko) 반도체 소자의 패시베이션 방법
KR100460803B1 (ko) 반도체소자제조방법
KR100440264B1 (ko) 반도체 소자의 제조 방법
KR100235947B1 (ko) 반도체 소자의 제조방법
KR100249390B1 (ko) 비아홀 형성방법
KR0171016B1 (ko) 반도체 소자의 금속배선방법
KR20000042470A (ko) 반도체소자의 금속배선 형성방법
TW452925B (en) Passivation layer for protecting metal layer
KR100532981B1 (ko) 반도체소자 식각방법
KR20050032305A (ko) 반도체소자의 금속배선 형성방법
KR19990060841A (ko) 반도체 소자의 금속배선 형성 방법
KR970052297A (ko) 반도체소자의 금속배선 형성방법
KR20030057719A (ko) 반도체 소자의 금속배선 및 그 형성방법
KR19980057850A (ko) 다층 금속 배선의 스택 플래그 형성 방법
KR19980028735A (ko) 반도체소자의 금속배선 형성방법
KR950007028A (ko) 반도체 소자의 금속배선 적층방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee