KR950034462A - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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KR950034462A
KR950034462A KR1019940010852A KR19940010852A KR950034462A KR 950034462 A KR950034462 A KR 950034462A KR 1019940010852 A KR1019940010852 A KR 1019940010852A KR 19940010852 A KR19940010852 A KR 19940010852A KR 950034462 A KR950034462 A KR 950034462A
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KR
South Korea
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forming
insulating film
source
layer
gate electrode
Prior art date
Application number
KR1019940010852A
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English (en)
Inventor
김홍규
Original Assignee
이헌조
엘지전자 주식회사
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Publication date
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Abstract

본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 옵셋구조용 마스크를 사용하는 대신 게이트 전극의 양측에 스페이서를 형성하여 옵셋영역을 정의함으로써 옵셋 구조용 마스크 사용시 발생할 수 있는 디바이스의 오염과, 상기 마스크의 미스얼라인에 의한 디바이스의 특성 저하와, 균일성 및 재현성, 신뢰성의 감소와, 사진식각공정의 한계로 인한 옵셋영역의 0.5㎛ 이하로의 제어가 불가능한 문제점을 해결할 수 있는 효과가 있다.

Description

박막트랜지스터의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 박막트랜지스터 제조방법이 제1실시예.

Claims (2)

  1. 절연기관 위에 다결정실리콘을 도포한 후 패터닝하여 활성층을 형성하는 과정과, 상기 활성층 위에 게이트 절연막을 형성하는 과정과, 상기 게이트 절연막위에 게이트 전극을 형성하는 과정과, 게이트 전극 형성 후 결과물 전면에 절연물질을 소정의 두께로 증착시켜 절연막을 형성한 후 상기 절연막과 게이트 절연막을 하부의 활성층이 드러날 때까지 에치백하여 상기 게이트 전극 양측에 스페이서를 형성하는 과정과, 상기 스페이서 및 게이트 전극을 마스크로 하여 상기 활성층 내부에 POC13도핑방법으로 불순물을 주입하여 소스/드레인 영역을 형성하는 과정과, 상기 소스/드레인 영역 형성 후 결과물 전면에 층간절연막을 형성하는 과정과, 상기 소스/드레인 영역 상부의 층간절연막의 소정영역을 식각하여 콘택홀을 형성하는 과정과, 상기 콘택홀을 통해 소스/드레인 영역과 접하는 금속전극패턴을 형성하는 과정을 포함하여 구성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 절연기판 위에 다결정실리콘을 도포한 후 패터닝하여 활성층을 형성하는 과정과, 상기 활성층 위에 게이트 절연막 및 게이트 전극층을 형성하는 과정과, 상기 게이트 절연막 및 게이트 전극층을 동일 마스크을 사용하여 식각하는 과정과, 상기 게이트 전극 형성 후 결과물 전면에 절연물질을 소정의 두께로 증착시켜 절연막을 형성한 후 상기 절연막을 하부의 활성층이 드러날때까지 에치백하여 상기 식각된 게이트 전극층과 게이트 절연막으로 된 구조물 양측에 옵셋영역을 정의하기 위한 스페이서를 형성하는 과정과, 상기 스페이서 및 게이트 전극을 마스크로 하여 상기 활성층 내부에 POC13도핑방법으로 불순물을 주입하여 소스/드레인 영역을 형성하는 과정과, 상기 소스/드레인 영역 형성 후 결과물 전면에 층간절연막을 형성하는 과정과, 상시 소스/드레인 영역 상부의 층간절연막의 소정영역을 식각하여 콘택홀을 형성하는 과정과, 상기 콘택홀을 통해 소스/드레인 영역과 접하는 금속전극패턴을 형성하는 과정을 포함하여 구성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940010852A 1994-05-17 1994-05-17 박막트랜지스터의 제조방법 KR950034462A (ko)

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