KR950021558A - 디램셀의 저장전극 제조방법 - Google Patents
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Abstract
본 발명은 64M DRAM급의 고집적 반도체 소자에 적용되는 캐패시터의 저장전극 제조방법에 관한 것으로, 특히 다결정실리콘층 상부에 선택적 텅스텐의 씨드(seed)를 형성하고 상기 텅스텐의 씨드를 식각 정지층으로 이용하여 다결정실리콘층을 식각하여 다수의 다결정실리콘 기둥으로 이루어지는 표면적이 극대화된 저장전극 제조하는 방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명에 의해 표면적이 극대화된 저장전극 제조방법.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 절연층 2 : 다결정실리콘층패턴
3 : 텅스텐씨드 4 : 다결정실리콘기둥
5 : 저장전극
Claims (3)
- 디램셀의 저장전극 제조방법에 있어서, 절연층 상부에 다결정실리콘층을 증착하고, 저장전극 마스크를 이용한 식각공정으로 상기 다결정실리콘층의 일정부분을 식각하여 다결정실리콘층 패턴을 형성하는 단계와, 선택적 텅스텐을 상기 다결정실리콘층 패턴표면에 텅스텐 씨드를 형성하는 단계와, 상기 텅스텐 씨드를 식각정지층으로 사용하고 노출된 다결정실리콘층 패턴의 일정두께를 식각하여 다수의 다결정실리콘 기둥을 형성하는 단계와, 습식식각으로 상기 텅스텐 씨드를 식각하여 다수의 다결정실리콘 기둥으로 이루어진 저장전극을 형성하는 단계를 포함하는 디램셀의 저장전극 제조방법.
- 제1항에 있어서, 상기 텅스텐 씨드는 250-400C의 온도와 WF6 ,SiN2, H2(Ar)등의 반응기체를 이용하여 LPCVD 장비에서 일정시간 증착한 것을 특징으로 하는 디램셀의 저장전극 제조방법.
- 제1항에 있어서, 측벽에 산화막 스페이서를 형성한 후, 다결정실리콘층표면 상부에만 텅스텐 씨드를 형성시켜 식각정지층으로 이용하여 노출된 다결정실리콘층 패턴을 형성하는 것을 특징으로 하는 디램셀의 저장전극 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930030465A KR100256119B1 (ko) | 1993-12-28 | 1993-12-28 | 디램셀의 저장전극 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019930030465A KR100256119B1 (ko) | 1993-12-28 | 1993-12-28 | 디램셀의 저장전극 제조방법 |
Publications (2)
Publication Number | Publication Date |
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KR950021558A true KR950021558A (ko) | 1995-07-26 |
KR100256119B1 KR100256119B1 (ko) | 2000-05-15 |
Family
ID=19373472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019930030465A KR100256119B1 (ko) | 1993-12-28 | 1993-12-28 | 디램셀의 저장전극 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR100256119B1 (ko) |
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1993
- 1993-12-28 KR KR1019930030465A patent/KR100256119B1/ko not_active IP Right Cessation
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Publication number | Publication date |
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KR100256119B1 (ko) | 2000-05-15 |
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