KR950021156A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR950021156A
KR950021156A KR1019930029274A KR930029274A KR950021156A KR 950021156 A KR950021156 A KR 950021156A KR 1019930029274 A KR1019930029274 A KR 1019930029274A KR 930029274 A KR930029274 A KR 930029274A KR 950021156 A KR950021156 A KR 950021156A
Authority
KR
South Korea
Prior art keywords
semiconductor device
upper layer
oxide film
manufacturing
alignment
Prior art date
Application number
KR1019930029274A
Other languages
English (en)
Other versions
KR970000960B1 (ko
Inventor
함영목
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019930029274A priority Critical patent/KR970000960B1/ko
Publication of KR950021156A publication Critical patent/KR950021156A/ko
Application granted granted Critical
Publication of KR970000960B1 publication Critical patent/KR970000960B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서, 마스크 정렬에 사용되는 정렬마크들 상에 표면이 거친 상부층을 형성하고, 상기 상부층의 스크라이브 라인에 해당되는 부분을 노출시키는 감광막 패턴을 형성한 후 상기노출되어 있는 상부층 표면을 보다 매끄럽게 처리한다. 그 다음 상기 감광막 패턴에 의해 노출되어 있는 상부층상에 산화막을 형성하고, 상기 산화막을 열처리하여 상부층과 밀착되도록 하여 계면에서의 난반사를 방지하였으므로, 금속층과 같이 층간 정렬이 어려운 층도 난반사에 의한 요정렬 없이 층간 정렬이 정확하게 되어 공정 수율 및 반도체 장치의 신뢰성를 향상시킬 수 있다.

Description

반도체 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도(a)~(c)는 본 발명에 따른 반도체 장치의 제조공정도.

Claims (5)

  1. 반도체 장치의 마스크 정렬에 사용되는 정렬 마크상에 상부층을 형성하는 공정과, 상기 정렬 마크들중 반도체 장치의 분리영역인 스크라이브 라인상에 형성되어 있는 정렬마크상의 상부층 상에 소정두께의 산화 막을 형성하는 공정과 , 상기 산화막을 소정의 온도에서 열처리하여 상기 상부층과 밀착되도록 하는 공정을 구비하여 마스크 정렬시 난반사를 방지하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 상부층을 금속이나 폴리사이드층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 산화막을 형성하는 공정전에 상기 스크라이브 라인 부분의 상부층을 과산화수소나 순수로 처리하여 표면을 매끄럽게 하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 산화막을 300Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 산화막의 열처리를 700∼900℃정도의 온도에서 실시하는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930029274A 1993-12-23 1993-12-23 반도체 장치의 제조방법 KR970000960B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930029274A KR970000960B1 (ko) 1993-12-23 1993-12-23 반도체 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930029274A KR970000960B1 (ko) 1993-12-23 1993-12-23 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR950021156A true KR950021156A (ko) 1995-07-26
KR970000960B1 KR970000960B1 (ko) 1997-01-21

Family

ID=19372319

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930029274A KR970000960B1 (ko) 1993-12-23 1993-12-23 반도체 장치의 제조방법

Country Status (1)

Country Link
KR (1) KR970000960B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317581B1 (ko) * 1998-09-23 2002-04-24 박종섭 프레임인프레임메사구조의마스크를이용한중첩도마크형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317581B1 (ko) * 1998-09-23 2002-04-24 박종섭 프레임인프레임메사구조의마스크를이용한중첩도마크형성방법

Also Published As

Publication number Publication date
KR970000960B1 (ko) 1997-01-21

Similar Documents

Publication Publication Date Title
KR900017205A (ko) 반도체소자 및 그 제조방법
KR880008429A (ko) 반도체 장치 제조방법
KR890003048A (ko) Mos형 반도체 장치의 제조방법
KR950021156A (ko) 반도체 장치의 제조방법
JPS5737830A (en) Manufacture of semiconductor device
KR950021107A (ko) 콘택홀 형성방법
JPS56157025A (en) Manufacture of semiconductor device
KR950021210A (ko) 반도체 소자의 산화막 형성방법
KR950009923A (ko) 반도체 장치의 저장전극 제조방법
JPS54103674A (en) Production of semiconductor device
JPS57102052A (en) Manufacture of semiconductor device
KR950009935A (ko) 반도체 장치의 실리콘 배선 제조방법
KR960026867A (ko) 반도체소자의 제조방법
KR950009932A (ko) 반도체 장치의 자기 정렬형 콘택 제조방법
JPS57167677A (en) Semiconductor device and manufacture thereof
JPS5789259A (en) Semiconductor device
KR970053202A (ko) 반도체 소자의 금속 패드 형성방법
KR970053067A (ko) 반도체 소자의 게이트 전극 형성방법
KR930001389A (ko) 메탈 콘택 형성 방법
KR980005573A (ko) 반도체 소자의 금속층간 절연막 형성방법
KR920017226A (ko) 반도체장치의 비트라인 콘택영역의 단차 개선방법
KR940016532A (ko) 층간 절연층(bpsg)의 극소표면결함 제거방법
KR920013682A (ko) 반도체소자의 배선방법
KR950025874A (ko) 반도체소자의 게이트전극 제조방법
JPS5787155A (en) Manufacture of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041220

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee