KR950013800B1 - 클럭신호 발생회로 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 로우-파우어 버전에서 사용되는 Vpp레벨 감지회로의 한 예를 도시한 상세도.
제 2 도는 셀프-리프레쉬 모드를 도시한 파형도.
제 3 도는 본 발명의 클럭신호 발생회로의 블럭도.
제 4 도는 제 3 도와 관련된 신호의 파형도.
제 5 도는 본 발명의 발진기 리셋 회로도.
* 도면의 주요부분에 대한 부호의 설명
2 : CBR 감지회로 3 : 발진기 리셋회로
4 : 발진기 5 : 주파수 분주기
6 : 홀수개의 인버터 체인
본 발명은 반도체 메모리소자에 있어서, 하나의 발진기(Oscillator)의 출력을 이용하여 VPP/VBB전압레벨 감지회로(VPP: 고전압레벨, VBB: 백-바이어스 전압레벨) 및 셀프-리프레쉬 모드(Self-Refresh Mode) 감지회로를 제어하기 위한 클럭신호를 발생시키는 회로에 관한 것이다.
본 발명은 반도체 메모리소자의 CMOS 스탠바이전류(Complementary Metal Oxide Semiconductor Standby Current)를 최소화한 로우-파우어 버전(Low-Power Version) 및 셀프-리프레쉬회로를 공히 내장한 디램(Dynamic Random Access Memory : DRAM) 및 수우도에스램(Pseudo Static Random Access Memory : PSRAM)등에 활용하는 것이 가능하다. 이를 좀 더 상세히 설명하면, 상기 클럭신호 발생회로는 하나의 발진기를 이용하여 반도체 메모리소자 내에서 각기 다른 주파수(즉, 다른 주기)의 클럭신호를 필요로 하는 다수의 회로에 적절한 주파수의 클럭신호를 각각 공급한다.
일반적으로, 보통의 디램에 있어서의 CMOS 스탠바이 전류는 1mA가 스펙(Specification : SPEC)이지만, 로우-파우어 버전에서는 200μA보다 적어야 하므로 CMOS 스탠바이 전류(IDD5)를 줄이기 위해, VPP및 VBB발생회로에 사용되는 전압레벨 감지회로를 스탠바이시에는 일정시간 동안에만 동작하도록 구성한다.
제 1 도는 반도체 메모리소자의 일반적인 회로를 동작시키는 VDD전압레벨보다 더 높은 고전압 전위를 가지는 VPP전압레벨을 감지하여 VPP전압발생회로를 제어하는 신호를 발생시키는 회로의 한 예를 도시한 상세도로서, 스탠바이 동작시의 VPP전압발생회로의 동작을 제어한다.
제 1 도에 도시된 바와같이, CLK신호가 로직로우레벨을 유지하고 있을 때에는 트랜지스터 N3,N5가 턴-오프(Turn-Off)되어 있으므로 노드 A는 로직하이상태를 갖고 노드 A에 연결된 인버터 INV2의 출력인 OUT신호는 로직로우상태를 갖게 되며, 이때 OUT신호에 의해 제어되는 VPP전압발생회로는 동작하지 않는다.
반대로, 제 1 도에 도시된 CLK신호가 로직하이상태를 유지하고 있을 때에는 트랜지스터 N2, N3, N5가 턴-온(Turn-On)되어 제 1 도에 도시된 감지회로가 동작하게 된다.
이때, 트랜지스터 N2의 게이트에 전달된 VPP전압의 레벨이 낮으면 트랜지스터 N2에 흐르는 전류량이 적고, 그에따라 노드 A로 유입되는 전류량이 적게 되어 턴-온되어 있는 트랜지스터 N3와 점선으로 표시된 부분의 긴 채널길이를 갖는 롱 채널 트랜지스터(Long Channel Transistor) N6로 전류가 충분히 방전되므로 노드 A의 전압레벨이 낮아져서 로직로우상태가 되고 인버터 INV2의 출력인 OUT신호는 로직하이상태를 갖게 되어 연결된 VPP발생회로를 동작시키므로써 VPP전압레벨을 적정레벨로 끌어올리게 된다.
반면에 트랜지스터 N2의 게이트에 전달된 VPP전압의 레벨이 높으면 트랜지스터 N2에 흐르는 전류량이 커져서 노드 A로 많은 양의 전류를 유입시키게 되어 롱 채널 트랜지스터 N6로의 전류방전이 원활하게 이루어지지 못하므로 노드 A의 전압레벨이 로직하이상태로 전이하게 되어 인버터 INV2의 출력인 OUT신호를 로직로우상태로 유지시키게 되므로, OUT신호에 의해 제어되는 VPP발생회로가 동작하지 않게 되어 VPP전압레벨이 낮아지게 된다.
상기의 과정을 통해 VPP전압은 적정레벨을 유지하게 되며, 특정 주파수를 갖는 CLK신호를 사용하여 트랜지스터 P3,N3,N6로의 전류흐름을 줄이므로 해서 CMOS 스탠바이 전류를 줄일 수 있다. (액티브 동작시에는 액티브때만 동작하는 VPP전압레벨 감지회로가 따로 있어서, 그 회로의 출력에 의해 VPP전압발생회로의 동작이 제어되게 된다.)
VBB전압레벨 감지회로(도시안됨)도 상기의 CLK신호와 같이 특정 주파수를 갖는 클럭신호를 사용하여 구현하므로써 CMOS 스탠바이 전류를 줄일 수 있다.
제 2 도는 셀프-리프레쉬 모드를 도시한 파형도이며, 셀프-리프레쉬 모드는 셀의 데이타를 리프레쉬하는데 소모되는 전류량을 줄이기 위해 최근에 적용하기 시작한 리프레쉬 모드이다.
셀프-리프레쉬 모드는 제 2 도에 도시된 바와같이 외부핀으로 입력되어 로오패스(Row Path)를 제어하는 /RAS(Row Address Strobe Bar)신호가 로직로우상태로 인에이블(Enable)되기 전에 컬럼패스(Column Path)를 제어하는 /CAS(Column Address Strobe Bar) 신호가 먼저 로직로우로 인에이블되는 CBR 모드(/CAS Before/RAS Mode)로의 진입 후, /RAS신호가 인에이블된 시점에서 100μS 이상의 기간이 경과한 시점(t1)에서도 /CAS신호가 로직로우상태를 유지하고 있으면 셀프-리프레쉬 모드로 들어가게 되고, /RAS신호와 / CAS신호 중 먼저 로직하이로 디스에이블(Disable)되는 시점(t2)에서 셀프-리프레쉬 모드로부터 빠져나오게 된다.
상기의 셀프-리프레쉬 모드를 감지하기 위해서는 상기한 바와같이 100μS 이상의 주기를 갖는 클럭신호를 이용하게 된다. 상기 100μS 이상의 주기를 갖는 상기 클럭신호는 상기 /RAS신호의 폴링 에지(Folling Edge)와 동기되어야만 상기 셀프 리프레쉬 모드를 정확하게 검출할 수 있다. 이러한 이유로 인하여, 상기 셀프 리프레쉬 모드의 검출용으로 사용되는 클럭신호는 별도의 발진기에 의하여 발생되었다.
이상의 제 1 도와 제 2 도에서 사용되는 클럭신호를 발생시키기 위해서 종래의 경우에는 셀프-리프레쉬 감지회로용 클럭신호 발생회로와 VPP/VBB전압레벨 감지회로용 클럭신호 발생회로가 각기 존재하므로써 래이아웃(Layout) 및 회로의 불필요한 중복이 발생하게 되었다.
그러므로, 본 발명에서는 한개의 클럭신호 발생회로를 사용하여 셀프-리프레쉬 감지 및 VPP/VBB전압레벨 감지를 실시하여 불필요한 회로의 감소와 래이아웃 효율의 증가를 도모하고자 하는데에 그 목적이 있다.
이하, 제 3 도와 제 4 도 를 참조하여 본 발명에 사용되는 클럭신호 발생회로를 설명하기로 한다.
제 3 도는 본 발명의 클럭신호 발생회로를 도시한 블럭도로서, 스탠바이 동작이나 정상적인 리드, 라이트 동작시에는 CBR 감지회로(2)의 출력인 제 4 도(c)의 CBR신호가 로직로우레벨을 갖고 있어서 발진기 리셋회로(3)의 출력인 제 4(d)의 OSCRESET신호가 로직로우레벨을 유지하고 있으므로 발진기(4)는 1μS의 일정한 주기를 갖는 클럭신호를 출력하게 되며, 발진기(4)의 출력인 클럭신호는 여러개의 주파수분주기(5)를 거쳐 128μS 주기를 갖는 제 4 도(e)의 CLK신호를 출력한다. 그리고 상기 여러개의 주파수 분주기들(5)에서 발생되는 클럭신호들은 각각 다른 주기(즉 ; 2,4,7,…, 64,128μS)를 갖으며, 아울러 반도체 메모리소자내의 클럭신호을 필요로 하는 다수의 회로에 각각 공급된다.
상기의 CLK신호는 셀프-리프레쉬 모드 감지회로(도시암됨)와 VPP, VBB전압레벨 감지회로의 입력으로 들어가서 그 회로들의 동작을 제어하게 되지만, 스탠바이상태나 노멀리드, 라이트 동작시에는 CLK신호가 일정한 주기를 갖더라도 / CAS, / RAS신호가 CBR모도로 진입되지 않으면 셀프-리프레쉬 모드 관련 회로들이 동작하지 않는다.
그러나, 제 4 도(a)의 /RAS신호와 제 4 도(b)의 /CAS신호가 CBR모도로 들어가서 CBR 감지회로(2)의 출력인 제 4 도(c)의 CBR신호가 로직하이레벨로 인에이블되면 발진기 리셋회로(3)의 출력인 제 4 도(d)의 OSCRESET신호가 일정시간(td) 동안 로직하이레벨을 갖게 되어 제 3 도에 도시된 발진기(4)와 다수의 주파수 분주기(5)의 출력을 로직로우레벨로 리셋(Reset)시키게 된다.
왜냐하면 제 4 도(c)의 CBR신호가 로직하이레벨로 전이한 시점에서 100μS
상의 시간이 경과하더라도 / RAS, /CAS신호가 CBR모드를 유지하고 있을 경우 셀프-리프레쉬 모드 감지신호를 인에이블시키기 위해, 제 4 도(e)의 CLK신호를 CBR신호가 인에이블되는 시점에서 100μS 이상 예를들면 128μS의 주기를 갖도록 시간을 조절해 주어야 하므로 CLK신호를 출력하는 다수의 주파수 분주기(5)와 주파수 분주기(5)에 클럭신호를 전달해주는 발진기(4)를 리셋시키게 된다.
제 5 도는 제 3 도의 CBR 감지회로(2)의 출력인 CBR신호를 입력으로 하여 일시적으로 발진기(4)를 리셋시키는 OSCRESET신호를 출력하는 발진기 리셋회로를 도시한 상세도로서, 홀수개의 인버터 체인(6)의 지연시간(td)은 발진기(4) 및 각 주파수 분주기(5)의 출력들을 리셋시키기에 충분할만큼 길어야 한다.
상기 제 5 도의 발진기 리셋회로는 발진기의 출력상태 및 각 주파수 분주기의 상태에는 무관하게 / RAS, / CAS신호가 CBR모드로 진입하면 OSCRESET신호를 발생하여 발진기 및 각 주파수의 출력을 로직로우로 리셋시키므로, 이 리셋 시점부터 발생하는 CLK신호는 정확하게 128μS의 주기를 가지게 되어 이 CLK신호를 이용하여 셀프-리프레쉬 모드로의 진입여부를 판단하는 것이 가능항다.
상기 제 3 도 내지 제 5 도에서 설명한 본 발명의 클럭신호 발생회로를 사용하게 되면 하나의 발진기 출력을 이용하여 셀프-리프레쉬 모드 감지회로 및 로우-파우어 버전용 VPP, VBB전압레벨 감지회로의 동작을 제어하는 것이 가능하므로 불필요한 회로의 사용으로 인한 전류소모를 막고 래이아웃 면적을 줄일 수 있는 효과가 있다.
Claims (1)
- 반도체 메모리소자에 포함된 저전력용의 전원감지회로, 셀프 리프레쉬회로 및 각기 다른 주기의 클럭신호를 필요로 하는 다수의 회로에 적절한 주기의 클럭신호들을 공급하기 위한 클럭신호 발생회로에 있어서, 특정한 주파수를 갖는 클럭신호를 발생하는 발진기와, 주기가 다른 다수의 분주된 클럭신호들이 발생되도록 상기 발진기에서 발생된 상기 클럭신호를 각기 다른 분주비로 분주하는 다수의 분주기와, 상기 반도체 메모리소자의 외부핀들로부터 입력되는 /CAS 및 /RAS신호가 순차적으로 인에이블될 때 CBR모드의 진입을 나타내는 CBR신호를 발생하는 CBR 감지회로와, 상기 CBR 감지회로로부터의 상기 CBR신호의 시작시점으로부터 일정폭의 펄스를 갖는 OSCRESET신호를 발생하고, 상기 OSCRESET신호의 펄스기간 동안 상기 발진기 및 상기 다수의 분주기들에 리셋시켜 상기 클럭신호 및 상기 다수의 분주된 클럭신호들이 상기 CBR신호의 시작시점과 동기되도록 하는 발진기 리셋회로를 구비하는 것을 특징으로 하는 클럭신호 발생회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930001526A KR950013800B1 (ko) | 1993-02-05 | 1993-02-05 | 클럭신호 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930001526A KR950013800B1 (ko) | 1993-02-05 | 1993-02-05 | 클럭신호 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940020693A KR940020693A (ko) | 1994-09-16 |
| KR950013800B1 true KR950013800B1 (ko) | 1995-11-16 |
Family
ID=19350403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930001526A KR950013800B1 (ko) | 1993-02-05 | 1993-02-05 | 클럭신호 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950013800B1 (ko) |
-
1993
- 1993-02-05 KR KR1019930001526A patent/KR950013800B1/ko not_active IP Right Cessation
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|---|---|
| KR940020693A (ko) | 1994-09-16 |
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