KR950009293B1

KR950009293B1 - Single layer resist patterning method enhanced etching selective ration

Info

Publication number: KR950009293B1
Application number: KR1019920013121A
Authority: KR
Inventors: 문승찬; 김명선
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1992-07-23
Filing date: 1992-07-23
Publication date: 1995-08-18
Also published as: KR940002974A

Abstract

forming a polysilicon layer(2) on a silicon substrate(1); coating a single layer resist(3) over the polysilicon layer(2); exposing the defined portion of the single layer resist to ultraviolet rays; and forming a single layer resist pattern(3') by a development process; and forming a silicon diffusion region(5) by diffusing a silicon in the surface of the single layer resist pattern(3'); forming a thin silicon oxide film(6) on the silicon diffusion region(5) by O2 plasma etching process; and forming a polysilicon pattern(2') by etching the exposed portion of the polysilicon layer(2) using the single layer resist pattern(3') as a mask. Formation of polysicon and oxide film with high etching selection rate on the resist pattern, makes an excess etching process without the resist thickness.

Description

Single layer resist pattern formation method with improved etching selectivity

제1도 내지 제4도는 본 발명의 식각선택비를 향상시킨 단층레지스트 패턴 형성단계를 나타낸 단면도.1 to 4 are cross-sectional views showing a step of forming a single layer resist pattern to improve the etching selectivity of the present invention.

제5도는 식각선택비가 향상된 단층레지스트 패턴을 이용하여 폴리실리콘 패턴을 형성한 상태의 단면도.5 is a cross-sectional view of a polysilicon pattern formed using a single layer resist pattern with improved etching selectivity.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘 기판 2 : 폴리실리콘층1 silicon substrate 2 polysilicon layer

2' : 폴리실리콘 패턴 3 : 단층레지스트(SLR)2 ': polysilicon pattern 3: single layer resist (SLR)

3' : 단층레지스트 패턴 4 : 마스크3 ': single layer resist pattern 4: mask

5 : 실리콘 확산영역 6 : 산화막5 silicon diffusion region 6 oxide film

본 발명은 식각선택비가 향상된 단층레지스트 패턴(Single Layer Resist Pattern) 형성방법에 관한 것으로, 특히 식각할 폴리실리콘층 위에 레지스트를 도포한 후, 노광 및 현상공정으로 레지스트 패턴을 형성시킨 다음, 실리레이션(Silylation) 공정 및 O₂플라즈마 주입공정으로 레지스트 패턴의 표면을 SiO₂화시킴으로써 식각할 폴리실리콘층에 대한 레지스트 패턴의 식각선택비를 향상시킨 단층레지스트 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a single layer resist pattern with improved etching selectivity, and in particular, after applying a resist on a polysilicon layer to be etched, forming a resist pattern by an exposure and developing process, The present invention relates to a method for forming a single layer resist pattern in which the etching selectivity of the resist pattern with respect to the polysilicon layer to be etched is improved by SiO ₂ forming the surface of the resist pattern by a Silylation process and an O ₂ plasma injection process.

일반적으로, 반도체 소자가 더욱 고집적화됨에 따라 도폴로지(Topology)가 점차 심화되어 가며, 이에 따라 비트라인(Bit Line), 캐패시터(Capacitor) 등을 제조하는데 쓰이는 폴리실리콘을 식각하기 위해서는 기존보다 더 많은 식각이 필요하게 되었다. 이러한 과도식각(Over-Etch)을 위해서는 폴리실리콘 식각시의 식각장벽층(Etch Barrier layer)이 되는 레지스트와의 식각선택비(일반적으로, 레지스트 : 폴리실리콘의 식각 내지는 1 : 3 정도이다)가 중요한 문제 중의 하나이다. 즉, 폴리실리콘은 통상적으로 약 1500 내지 3000Å 정도로 적층하며 레지스트는 통상적으로 약 1.0 내지 2.0 마이크론 정도로 도포하는데, 이의 식각비가 1 : 3(레지스트 : 폴리실리콘) 정도여서 과도식각시 원하는 폴리실리콘 패턴 형성에 문제점이 있다. 또한, 과도 식각을 위해 레지스트의 두께를 계속 높이게 되면 단층레지스트(Single-Layer Resist ; SLR)로서는 하프-마이크론(Half-micron) 이하의 패턴을 형성할 수 없게 된다.In general, as semiconductor devices become more highly integrated, topologies are gradually intensified. Accordingly, in order to etch polysilicon used to manufacture bit lines, capacitors, etc., more polysilicon is used. Etching was needed. For such over-etch, the etching selectivity with the resist that is the etch barrier layer during polysilicon etching (generally, resist: etching of polysilicon or about 1: 3) is important. It is one of the problems. That is, polysilicon is typically laminated at about 1500 to 3000 microns and the resist is usually applied at about 1.0 to 2.0 microns. The etching ratio thereof is about 1: 3 (resist: polysilicon), so that the polysilicon pattern is formed at the time of transient etching. There is a problem. In addition, if the thickness of the resist is continuously increased for the excessive etching, the single-layer resist (SLR) cannot form a pattern smaller than half-micron.

이러한 문제를 극복하기 위해 다층레지스트(Multi-layer Resist ; MLR), DESIRE(Diffusion-Enhanced-Silylated Resist) 등의 공정을 개발하고 있지만, 공정이 어렵고 비용이 많이 들어 생간에 적용하기 어려운 실정이다.In order to overcome this problem, multi-layer resist (MLR) and diffusion-enhanced-silylated resist (DESIRE) processes have been developed.

따라서, 본 발명은 MLR이나 DESIRE 공정보다 공정이 훨씬 간단한 SLR로서 식각할 폴리실리콘과의 식각선택비를 현저히 높혀 과도식각에서도 마스크로서의 레지스트 패턴의 침식(Erosion)을 최소화시키고, 0.5㎛ 이하의 패턴 형성이 가능하도록 하며, 또한 레지스트의 두께를 얇게(통상 SLR의 두께는 약 1.0-2.0마이크론) 조절하여 해상력을 향상시키기 위하여, 반도체 소자의 제조공정 중 미세패턴 형성시 사용하고 있는 실리레이션 기법(Silylation mechanism)을 이용하여 옥사이드 하드 마스크(Oxide hard mask)를 제조한 후 폴리실리콘층과의 식각비를 조절하여 폴리실리콘 패턴을 형성하도록 하는 단층레지스트 패턴을 형성하는 방법을 제공함에 그 목적이 있다.Accordingly, the present invention significantly increases the etching selectivity with polysilicon to be etched as the SLR, which is much simpler than the MLR or DESIRE process, thereby minimizing the erosion of the resist pattern as a mask even in the transient etching, and forming a pattern of 0.5 μm or less. In order to improve the resolution by controlling the thickness of the resist to be thin (typically about 1.0-2.0 microns of the SLR), a silicide mechanism used in forming a micro pattern during the manufacturing process of a semiconductor device is used. It is an object of the present invention to provide a method for forming a single-layer resist pattern to form an poly-silicon pattern by controlling the etch ratio with the polysilicon layer after manufacturing an oxide hard mask using the).

이러한 목적을 달성하기 위한 본 발명은 식각할 폴리실리콘층 위에 단층레지스트를 도포하고, 공지의 노광(Expose) 및 현상(Develop)공정으로 레지스트 패턴을 형성시킨 후에, 실리레이션 기법을 이용하여 레지스트 패턴 상부에 실리콘을 확산시켜 레지스트 패턴 상부면에 실리콘이 함유된 레지스트(실리콘 확산영역)를 만든 다음, RIE(Reactive Ion Etch) 식각장비나 플라즈마(Plasma) 식각장비에서 O₂플라즈마를 이용하여 레지스트 표면을 산화(Oxidation)시켜 레지스트 표면의 실리콘(Si)이 SiO₁화 되도록 함으로써 폴리실리콘 식각시 폴리실리콘과의 식각선택비(산화막 : 폴리실리콘의 식각비는 1 : 15 정도이다)가 현저히 높아져 과도식각에서도 레지스트의 침식을 최소화하면서 폴리실리콘 패턴을 형성할 수 있도록 하는 것을 특징으로 한다.In order to achieve the above object, the present invention is to apply a single layer resist on a polysilicon layer to be etched, and to form a resist pattern by a known exposure and development process, and then using a silicide technique on top of the resist pattern. After the silicon is diffused to form a silicon-containing resist (silicon diffusion region) on the upper surface of the resist pattern, the surface of the resist is oxidized by using O ₂ plasma in a reactive ion etching (RIE) or plasma etching equipment. (Oxidation) so that the silicon (Si) on the surface of the resist is converted into SiO ₁ , the etching selectivity with polysilicon during the polysilicon etching (oxide: polysilicon etching ratio is about 1: 15) is significantly increased, and resist even in the transient etching It is characterized in that to form a polysilicon pattern while minimizing the erosion of.

이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.

제1도 내지 제4도는 본 발명의 식각선택비를 향상시킨 단층레지스트 패턴 형성단계를 나타낸 단면도로서, 제1도는 실리콘 기판(1)상에 폴리실리콘층(2)을 형성한 다음, 단층레지스트(SLR)(3)를 상기 폴리실리콘층(2)상에 전반적으로 도포한 상태를 도시한 것이다.1 to 4 are cross-sectional views illustrating a step of forming a single layer resist pattern to improve the etching selectivity of the present invention. FIG. 1 is a cross-sectional view of a single layer resist formed after the polysilicon layer 2 is formed on the silicon substrate 1. The state in which SLR) 3 is generally applied on the polysilicon layer 2 is shown.

제2도는 상기 단층레지스트(3)상에 패턴이 형성된 마스크(4)를 위치시킨 다음, 노광공정으로 단층레지스트(3)의 예정부분을 광(예를 들어, 자외선)에 노출시킨 상태를 도시한 것이다.FIG. 2 shows a state in which a mask 4 having a pattern formed on the single layer resist 3 is positioned, and then a predetermined portion of the single layer resist 3 is exposed to light (for example, ultraviolet rays) by an exposure process. will be.

제3도는 현상공정을 실시하여 단층레지스트 패턴(3')을 형성한 후, 실리레이션 오븐(Silylation Oven)에서 실리레이션 공정으로 상기 레지스트 패턴(3')의 표면에 실리콘을 확산시켜 실리콘이 포함된 레지스트로서의 실리콘 확산영역(5)을 형성한 상태를 도시한 것이다.FIG. 3 illustrates the formation of a single layer resist pattern 3 'by performing a development process, and then diffusion of silicon onto the surface of the resist pattern 3' in a silicide oven in a silicication oven. The state where the silicon diffusion region 5 as a resist is formed is shown.

제4도는 상기 단층레지스트 패턴(3') 표면의 실리콘 확산영역(5)에 RIE 식각장비나 플라즈마 식각장비로 O₂플라즈마를 통해 얇은 산화막(SiO₂)(6)을 형성한 상태를 도시한 것이다.FIG. 4 illustrates a state in which a thin oxide film (SiO ₂ ) 6 is formed in a silicon diffusion region 5 on the surface of the single layer resist pattern 3 ′ through an O ₂ plasma using an RIE etching apparatus or a plasma etching apparatus. .

제5도는 상기 제1 내지 4도의 공정단계로 이루어진 단층레지스트 패턴(3')을 마스크층으로 하여 노출된 부분의 플리실리콘층(2)을 식각하여 폴리실리콘 패턴(2')을 형성한 상태를 도시한 것이다. 이때, 단층레지스트 패턴(3') 상부 표면에 형성된 산화막(6)이 다소 침식(Erosion)된 것을 알 수 있다.FIG. 5 illustrates a state in which a polysilicon pattern 2 'is formed by etching the exposed polysilicon layer 2 using the single layer resist pattern 3' formed as a mask layer formed in the process steps of FIGS. It is shown. At this time, it can be seen that the oxide film 6 formed on the upper surface of the single layer resist pattern 3 'is somewhat eroded.

상기 단층레지스트 패턴(3')을 마스크층으로 하여 폴리실리콘 패턴(2')을 형성함에 있어, 단층레지스트 패턴(3')의 상부 표면에 형성된 산화막(6)과 폴리실리콘층(2)과의 식각선택비는 약 1 : 15 정도이다. 이와 같이 식각선택비가 높으므로 레지스트 도포시 두께를 낮게 조절하여도(예를 들어, 레지스트의 두께를 0.5 내지 1.0 마이크론 정도) 하부의 폴리실리콘층을 과다식각할 수 있어 해상력을 더욱 향상시킬 수 있다.In forming the polysilicon pattern 2 'using the single layer resist pattern 3' as a mask layer, the polysilicon layer 2 and the oxide film 6 formed on the upper surface of the single layer resist pattern 3 'are formed. Etch selectivity is about 1: 15. As such, since the etching selectivity is high, the polysilicon layer in the lower portion may be overetched even when the thickness of the resist is adjusted (for example, the thickness of the resist is about 0.5 to 1.0 micron), thereby further improving the resolution.

상술한 바와 같이 본 발명에 의하면, 레지스트 패턴 형성 후 실리레이션 공정을 행하여 레지스트 패턴 상부면에 폴리실리콘과의 식각선택비가 높은 산화막을 형성함으로써, 레지스트 도포시 그 두께에 관계없이 과다 식각공정을 행할 수 있으며, 만약 레지스트 두께를 얇게 조절하여도 과다식각을 할 수 있어 해상력을 향상시키며, 또한 다층레지스트와 같이 복잡한 공정을 행하지 않고서 소자제조 공정을 간단하게 할 수 있어 수율 및 신뢰도를 향상시킬 수 있다.As described above, according to the present invention, an oxide film having a high etching selectivity with polysilicon is formed on the upper surface of the resist pattern by performing a silicide process after forming the resist pattern, so that an excessive etching process can be performed regardless of the thickness of the resist coating. In addition, even if the thickness of the resist is controlled to be excessively etched, the resolution can be improved, and the device manufacturing process can be simplified without performing a complicated process such as a multilayer resist, thereby improving the yield and reliability.

Claims

After the polysilicon layer is formed on the silicon substrate, a single layer resist is generally applied on the polysilicon layer, a patterned mask is placed on the single layer resist, and then a predetermined portion of the single layer resist is removed by an exposure process. A method of forming a single layer resist pattern comprising exposing to light and then developing a single layer resist pattern, wherein the polysilicon is etched with a single layer resist used as an etching mask when the polysilicon layer is formed in a predetermined pattern. In order to improve the etching selectivity with the silicon layer, the silicon diffusion region of a predetermined depth is formed by diffusing silicon on the upper surface of the single layer resist pattern formed on the polysilicon layer by a silicide process, and the upper surface of the single layer resist pattern RIE etching equipment or plasma And forming an oxide film having a high etching selectivity with respect to the polysilicon layer by injecting O ₂ plasma into each device.