KR950002182B1 - 대전해소방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 1실시예에 따른 이온주입장치의 구성을 나타낸 단면도.
제 2 도 및 제 3 도는 웨이퍼내에서의 전자충격전류를 나타낸 웨이퍼의 단면도.
제 4 도는 본 발명의 다른 실시예를 나타낸 이온주입장치의 구성을 나타낸 단면도.
제 5 도는 종래 이온주입장치의 구성을 나타낸 단면도.
제 6 도는 테스트에 이용된 반도체 기판의 단면도.
제 7 도는 캐패시터의 내압열화를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 이온빔 13 : 반도체기판
15 : 전자빔 28 : 정전하
29 : 고가속된 전자빔
[산업상의 이용분야]
본 발명은 이온주입장치에 관한 것으로, 특히 반도체기판상에서 대전해소방법에 관한 것이다.
[종래의 기술 및 그 문제점]
집적회로의 직접도는 3년에 거의 4배 정도로 향상되는 바, 이와 같은 집적도의 향상은 소자를 미세화하는 것에 의해 달성될 수 있고, 이에 따른 미세화를 수행하기 위해 절연막은 박막화해서 형성할 필요가 있는데, 예컨대, MOS형 소자에서는 두께가 100Å인 실리콘산화막(SiO2)이 이용되고 있다.
그리고 이온주입공정에서는 정(正)이온을 고가속으로 기판상에 집어넣는 처리가 수행되기 때문에 기판상에 정(正)의 전하가 축적되어(챠지업현상)전기적 스트레스에 의해 절연막이 파괴된다는 문제가 있었다. 이 때문에 반도체장치의 신뢰성이 저하되어 수율이 저하되었다.
상기한 챠지업현상을 방지하기 위해 종래에는 EFG(일렉트론 프랫트 건)을 이용해서 전자를 기판상 또는 이온빔에 내리쬐이도록 조사하는 방법이 이용되었다.
제 5 도는 종래 이온주입장치의 단면도를 나타낸 것으로, 이온원(ion 源 ; 도시되지 않았음)으로부터 나온 이온빔(51)은 가속된 후 디스크(52)상에 설치된 반도체기판(53)상에 주입되는데, 여기서 이온빔(51)에 의한 반도체기판(53)표면의 정의 챠지업을 방지하기 위해 일렉트론 프랫트 건(54)이 이용되고 있다. 즉, 텅스텐(W)선(55)에서 방출된 1차전자(56)는 가속되어 타게트(57)에 충돌하여 2차전자(58)가 방출되고, 그후 2차전자(58)는 기판(53)상에 주입되어 정으로 챠지업된 기판(53)상의 챠지를 제거한다. 그리고, 기판(53)상에 내리쬐이는 2차전자빔량은 디스크(52)에 흘러들어 2차전자흐름으로 모니터될 수 있다. 따라서 2차전자(58)를 발생시킬 때의 전압(59)을 변화시켜 2차전자흐름의 크기를 조정한다.
그러나 기판의 구조(형상, 막의 재질등)에 따라 채지업의 정도가 장소에 따라 달라지기 때문에 EFG의 조사량을 최적으로 제어하는 것이 곤란하다는 문제가 있었다. 예컨대, EFG의 조사량이 기판상의 챠지업량보다 큰 경우에는 상기와 반대로 기판상이 부(負)로 챠지업되고, 또한 CMOS 구조를 갖춘 반도체장치의 경우, p채널측과 n채널측에서 챠지업량이 다르기 때문에 p채널측 및 n채널측의 챠지업을 동시에 방지하는 것이 불가능하였다.
한편, EFG를 이용하지 않고서 이온의 전류치를 낮추거나 또는 듀티비를 지연하는 것에 의해 실질적으로 단위시간당 전류치를 낮추어 챠지업을 방지하는 것이 가능하나, 고도우즈량(高dose量)의 경우 이온주입공정의 드로우풋의 저하를 초래함으로써 이와 같은 방법은 현실적으로 해결책이 될 수 없었다.
제 6 도는 종래의 이온주입장치에서 전기적 대미지를 조사하기 위해 도시된 반도체기판(64)의 단면도로서, 이 반도체기판(64)은 P형 Si기판(61)상에 200Å의 SiO2막(62)과 4000Å의 인확산다결정실리콘(63)을 순차형성한 후, 대미지가 적은 CDE(Chemical Dry Etching)방법을 이용해서 다결정실리콘(63)의 가공을 수행하고, 그후 900℃, N2가스분위기중에서 약 60분간의 어닐을 실시해서 제조된다.
제 7 도는 상기한 기판(64)을 이용해서 종래의 방법에 의해 이온주입(高dose량量)을 실시한 경우 캐패시터의 내압열화를 나타낸 도면으로, 횡축은 기판(64)에 인가되는 인가전하, 종축은 고장율을 나타낸다.
상기 도면에 있어서 EFG를 이용하지 않은 경우(도면중 사선부분(71)는 1MV/cm이하의 내압을 나타내는 캐패시터가 나타나 내압의 열화를 발생시키고 있는 것이 알려졌다. 한편, EFG를 사용한 경우 EFG의 소정 전류치의 범위에서는 본래의 SiO2막의 내압에 가까운 결과(인가전계 0~1MV/cm)의 고장율이 발생하였다. 그러나, 고도우즈량에서 EFG의 전류치를 소정치 이상의 전류치로 한 경우 인가전계가 8.5~9.5MV/cm의 범위뿐만 아니라 0~1MV/cm의 범위에서도 고장율이 높아지게 된다. 여기서 상기한 전류층은 기판의 구조나 레지스트의 유무에 의해 달라지게 된다.
이상 설명한 바와 같이, 종래 이온주입공정에서는 기판상의 정(正)의 전하가 축적됨으로써, 제조된 반도체장치 고장율이 높아지면서 수율이 저하된다는 문제가 있었다.
또한, 듀티비를 늦어지게 함으로써 챠지업을 방지하는 방법도 있지만, 특히 고도우즈량의 경우 이온주입 공정에서 시간이 과도하게 걸려 현실적인 해결책으로는 될 수 없었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 이온주입공정에서 드로우풋을 저하시키지 않고 챠지업현상의 발생을 억제하면서 반도체소자에 대미지를 인가하는 것이 적은 이온주입장치의 대전해소방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 이온빔을 반도체기판상에 주입해서 반도체기판내에 불순물을 형성할 경우, 상기 이온빔의 조사부분에 고가속된 전자빔을 조사함으로써 상기 반도체기판 표면으로부터 상기 반도체기판 내부로 빠져나가는 유도전류를 발생시켜 상기 반도체기판 표면상의 전하를 상기 반도체기판 내부로 도피시킴으로써 상기 반도체기판상의 대전을 해소할 수 있도록된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 이온빔을 반도체기판으로 주입할 경우 고가속된 전자빔을 기판표면으로 향해 조사함에 따라 기판상에서는 전자빔충격전류가 발생해서 기판표면에 축적되어 있던 전하가 기판내로 도피되어 기판의 대전이 해소된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제 1 도는 본 발명의 실시예인 이온주입장치의 개략적인 단면도로서, 도면중 참조부호 14는 전자발생원, 16은 전자를 고가속하기 위한 그리드로서 전자빔의 에너지를 제어한다. 또, 참조부호 15는 전자빔으로서, 상기 전자발생원(14)내의 W선(도시되지 않았음)에 흐르는 전류치에 의해 제어된다. 그리고, 참조부호 11은 이온빔, 12는 디스크, 13은 반도체기판을 나타낸다. 본 실시예에 따른 이온주입장치는 주로 상기한 구성을 갖추고, 고가속된 전자빔을 웨이퍼(13)상에 집어넣는 구조를 갖추고 있다.
다음에 상기 이온주입장치의 동작을 설명한다.
이온원(도시되지 않았음)으로부터 발생된 이온빔(11)은 기판(13)상에 주입되는데(도면중 A), 디스크(12)가 회전하고 있기 때문에 기판(13)상에서는 일정시간간격에 대해 이온빔(11)이 주입된다. 다음에 이온주입된 기판(13)은 디스크(12)의 회전에 의해 전자빔조사부(B)로 이동되고, 여기서 고가속된 전자빔(15)이 기판(13)상에 조사된다. 고가속된 전자빔(15)의 전류밀도는 이온주입의 도우즈량, 디스크(12)의 회전수에 의존하는데, 기판(13)에 주입되는 이온의 전류밀도의 약 1/5~1/100의 전류밀도가 되도록 설정한다. 또, 전자의 가속에너지는 기판(13)상의 막구조에도 의존하는데, 약 1kev~50kev의 사이에서 최적치를 선택하면 된다.
제 2 도는 전형적인 DRAM구조에 대한 챠지업현상의 상태를 모식적으로 나타낸 단면도로서, Si기판(21)상에 전하축적용 다결정실리콘전극(23), 독출용 트랜지스터의 다결정실리콘전극(24), LDD스페이서(25 ; CVD SiO2)가 형성되어 있고, 트랜지스터의 소오스영역(26)과 드레인영역(27)을 형성하기 위해 고도우즈량의 이온주입이 수행된다.
제 3 도는 제 2 도에서 이온빔이 조사된 부분의 확대도를 나타낸 것으로, 이온빔이 조사된 영역(통상 30~50mm)에서는 정(正)의 전하(28 ; 도면중에서는 ＋)에 의해 정으로 대전되는데, 대전된 부분에 고가속된 전자빔(29)을 조사한다.
이에 따라 전자빔충격전류, 즉 EBIC(Electron Beam Induced Current)가 발생하여 기판표면에 축적되어 있는 정의 전하(28)을 기판(21)측으로 도피시킴으로써 기판표면에서의 대전이 해소되게 된다.
본 실시예에서는 이온으로서 As이온을 가속전압 50kev로 가속하고, 1×1016cm-2의 도우즈량을 5mA의 전류치에서 빔직경 30mm로서 기판에 주입하고 있다. 한편, 고가속된 전자빔(29)의 조사조건으로서는 가속전압 50kev, 전류치 50㎂로 하고 있다.
상기 처리를 수행한 후, 900℃에서 30분간 N2분위기에서 기판에 어닐을 수행하였다. 이후 상기한 방법에 의해 얻어진 SiO2막(22)의 내압을 측정한 바, A모드(초기불량 모드, 제 7 도에서 71의 부분)가 아닌 양호한 결과가 얻어졌다.
더욱이 제 1 도의 실시예에서는 고가속된 전자빔과 이온빔을 별도로 조사하는 방식을 나타냈지만, 제 4 도에 나타낸 바와같이 거의 동일한 장소에 고가속된 전자빔(42)을 조사해도 된다. 즉, 이온빔(41)에 대해 고가속된 전자빔(42)이 작은 각도(θ)를 갖추도록 자장(도시되지 않았음)을 이용하여 조정한다.
또, 상기한 제1 및 제 4 도의 실시예에서는 이온빔과 고가속된 전자빔을 각각 독립적으로 조사했지만, 이들을 동기시켜 조사해도 동일한 효과가 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 이온빔을 반도체기판상에 주입하거나 고가속된 전자빔을 동일 주입장소에 조사하기 때문에 절연막중에서 전자충격전류가 흐름으로써 챠지업의 발생이 억제됨에 따라 고품질, 고신뢰성의 반도체장치를 제조할 수 있고, 제품의 수율이 향상되게 된다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
Claims (2)
- 이온빔(11, 41)을 반도체기판(13)상에 주입해서 반도체기판(13)내에 정전위의 불순물층을 형성하는 공정과, 상기 이온빔(11,41)이 조사된 부분에 고가속된 전자빔(15,29,42)을 조사함으로써 상기 반도체기판(13)표면으로부터 상기 반도체기판(13)내부로 빠져나가는 유도전류를 발생시켜 상기 반도체기판(13) 표면상의 정전하를 상기 반도체기판(13)내부로 도피시키는 공정을 갖추어, 상기 반도체기판(13)상의 대전을 해소할 수 있도록 된 것을 특징으로 하는 대전해소방법.
- 제 1 항에 있어서, 상기 고가속된 전자빔(12, 29, 42)이 상기 이온빔과 합류하여 상기 반도체기판(13)상의 동일 장소에 조사되도록 된 것을 특징으로 하는 대전해소방법.
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