KR950001959A - 반도체소자의 저장전극 형성방법 - Google Patents
반도체소자의 저장전극 형성방법 Download PDFInfo
- Publication number
- KR950001959A KR950001959A KR1019930012046A KR930012046A KR950001959A KR 950001959 A KR950001959 A KR 950001959A KR 1019930012046 A KR1019930012046 A KR 1019930012046A KR 930012046 A KR930012046 A KR 930012046A KR 950001959 A KR950001959 A KR 950001959A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- storage electrode
- photoresist pattern
- polysilicon
- contact hole
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims abstract 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 12
- 229920005591 polysilicon Polymers 0.000 claims abstract 12
- 230000004888 barrier function Effects 0.000 claims abstract 8
- 238000005530 etching Methods 0.000 claims abstract 5
- 238000001039 wet etching Methods 0.000 claims abstract 5
- 150000004767 nitrides Chemical class 0.000 claims abstract 4
- 229920002120 photoresistant polymer Polymers 0.000 claims 12
- 238000000151 deposition Methods 0.000 claims 4
- 238000001312 dry etching Methods 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 125000006850 spacer group Chemical group 0.000 claims 2
- 239000000758 substrate Substances 0.000 claims 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 저장전극 형성방법에 관한 것으로, 콘택 식각시에 다이렉트 콘택방법과 셀프 얼라인 콘택방법을 이용하고, 습식식각시의 장벽용으로 질화막(Si3N4)이나 폴리실리콘을 이용하여, 제한된 면적하에서 저장전극의 용량이 증가된 저장전극을 형성하는 방법에 관한 기술이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 내지 제7B도는 본 발명에 의한 저장전극 형성방법을 도시한 단면도.
Claims (2)
- 반도체 소자의 저장전극 형성방법에 있어서, 실리콘 기판 상부에 폴리실리콘과 그 양쪽 측벽에 형성된 산화막 스페이서로 이루어진 워드 라인을 형성하고, 그 상부 표면을 따라 제1산화막을 도포하여 표면을 평탄화시킨 다음, 그 상부에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 한 다이렉트 콘택(Direct Contact)방법으로 저장전극이 형성될 부분의 제1산화막을 식각하여 제1콘택홀을 형성하는 제1단계와, 상기의 감광막 패턴을 제거하고, 제1콘택홀과 상부 표면을 따라 습식식각시의 장벽용으로 질화막을 증착한 다음, 다시 그 상부에 제2산화막을 도포하여 표면을 평탄화시키는제2단계와, 셀프 얼라인 콘택(Self Aligned Contact)방법으로 제2산화막과 질화막을 식각하여 상기의 제1콘택홀 내부에제1콘택홀보다 조금 작은 크기의 제2콘택홀을 형성하는 제3단계와, 상기 제2콘택홀과 상부 표면을 따라 저장전극용 폴리실리콘을 증착한 다음, 그 상부에 저장전극 형성용 감광막 패턴을 형성하고, 상기의 저장전극 형성용 감광막 패턴을 마스크로 하여 저장전극용 폴리실리콘을 건식식각하는 제4단계와, 상기의 저장전극 형성용 감광막 패턴을 제거한 다음, 질화막을 장벽으로 한 습식식각 공정으로 제2산화막을 제거하여 저장전극을 형성하는 제5단계로 이루어지는 것을 특징으로 하는 반도체 소자의 저장전극 형성방법.
- 반도체 소자의 저장전극 형성방법에 있어서, 실리콘 기판 상부에 폴리실리콘과 그 양쪽 측벽에 형성된 산화막 스페이서로 이루어진 워드 라인을 형성하고, 그 상부 표면을 따라 제1산화막을 도포하여 표면을 평탄화시킨 다음,그 상부에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 한 다이렉트 콘택방법으로 저장전극이 형성될 부분의 제1산화막을 식각하여 제1콘택홀을 형성하는 제1단계와, 상기의 감광막 패턴을 제거하고, 제1콘택홀과 상부 표면을 따라 습식식각시의 장벽용으로 장벽용 폴리실리콘을 증착한 다음, 다시 그 상부에 제2산화막을 도포하여 표면을 평탄화시키는 제2단계와, 셀프 얼라인 콘택방법으로 제2산화막과 장벽용 폴리실리콘을 식각하여 상기의 제1콘택홀 내부에 제1콘택홀보다 조금 작은 크기의 제2콘택홀을 형성하는 제3단계와, 상기 제2콘택홀과 상부 표면을 따라 저장전극용 폴리실리콘을 증착한다음, 그 상부에 저장전극 형성용 감광막 패턴을 형성하고, 상기의 저장전극 형성용 감광막 패턴을 마스크로 하여 저장전극용 폴리실리콘을 건식식각하는 제4단계와, 상기의 저장전극 형성용 감광막 패턴을 제거하지 않은 상태에서 장벽용 폴리실리콘을 장벽으로 한 습식식각 공정으로 제2산화막을 제거하고, 저장전극 형성용 감광막 패턴을 마스크로 하여 장벽용폴리실리콘을 일정부분 건식식각 함으로써, 장벽용 폴리실리콘의 일정부분을 포함하는 저장전극을 형성하는 제5단계로 이루어지는 것을 특징으로 하는 반도체 소자의 저장전극 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930012046A KR960014728B1 (ko) | 1993-06-30 | 1993-06-30 | 반도체 소자의 저장전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930012046A KR960014728B1 (ko) | 1993-06-30 | 1993-06-30 | 반도체 소자의 저장전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950001959A true KR950001959A (ko) | 1995-01-04 |
| KR960014728B1 KR960014728B1 (ko) | 1996-10-19 |
Family
ID=19358288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930012046A KR960014728B1 (ko) | 1993-06-30 | 1993-06-30 | 반도체 소자의 저장전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960014728B1 (ko) |
-
1993
- 1993-06-30 KR KR1019930012046A patent/KR960014728B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960014728B1 (ko) | 1996-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950010053A (ko) | 메모리 셀의 비트 라인 비아 홀 제조방법 | |
| KR950001959A (ko) | 반도체소자의 저장전극 형성방법 | |
| KR980005592A (ko) | 자기 정렬 콘택 홀 형성 방법 | |
| KR950007106A (ko) | 디램(dram)셀 커패시터 제조방법 | |
| KR940016879A (ko) | 반도체 소자의 자기정렬콘택 형성방법 | |
| KR970053941A (ko) | 반도체 소자의 전하저장전극 제조방법 | |
| KR940022854A (ko) | 반도체장치의 접촉창 형성방법 | |
| KR970077456A (ko) | 반도체 소자의 콘택 홀 형성 방법 | |
| KR970023736A (ko) | 반도체장치의 콘택부 형성방법 | |
| KR950001898A (ko) | 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법 | |
| KR970052361A (ko) | 반도체장치의 콘택형성방법 | |
| KR980005619A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR950007105A (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR950024345A (ko) | 반도체 메모리장치 제조방법 | |
| KR920022507A (ko) | 반도체 메모리 소자의 제조방법 | |
| KR940010195A (ko) | 고집적 소자용 미세 콘택 형성방법 | |
| KR950019955A (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR970072094A (ko) | 반도체 장치의 콘택 식각 방법 | |
| KR920010827A (ko) | 반도체 장치의 소자격리 방법 | |
| KR930018721A (ko) | 디램 셀의 캐패시터 저장전극 제조방법 | |
| KR940010343A (ko) | 반도체 장치의 저장 노드 전극 제조 방법 | |
| KR970003520A (ko) | 미세 반도체 소자의 콘택홀 형성방법 | |
| KR940001284A (ko) | 반도체소자의 콘택제조방법 | |
| KR970024226A (ko) | 반도체 메모리소자의 스토리지 전극 형성방법 | |
| KR950010068A (ko) | 반도체 장치의 캐패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050922 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |