KR950001181B1 - 칩 지지체 장치 - Google Patents

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KR950001181B1
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죠셉 프레이맨 부르스
도린스키 데일
슐보프 죤
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모토로라 인코포레이티드
빈센트 죠셉 로너
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Abstract

내용없음.

Description

[발명의 명칭]
칩 지지체 장치
[도면의 간단한 설명]
제1a, 1b도는 공지된 종래 기술을 대표하는 칩 지지체의 개략도.
제2도는 세라믹 기판을 처리하기 위해 본 발명에 따라 기술된 실시예를 실시하는 가능한 공정 순서를 도시한 도면.
제3도는 유전체층을 본 발명의 세라믹 기판에 결합시키기 전에 제2차 공정을 이용하여 가용성 있는 유전체층의 실시예를 실시하기 위한 가능한 공정 순서를 도시한 도면.
제4도는 본 발명에 따른 칩 지지체 장치를 형성하기 위해 제2도에 도시된 1차 공정에 의해 준비된 세라믹 기판과 제3도의 제2차 공정에 의해 마련된 가용성 있는 유전체층의 결합을 도시한 도면.
제5도는 본딩 와이어를 통해 접속된 반도체를 갖는 제4도의 칩 지지체의 상면도.
제6도는 제2도의 1차 공정에 따라 마련된 세라믹 기판을 이용한 본 발명의 또다른 실시예를 도시하며, 본 발명의 동일 구조와 결과를 얻기 위해 2차 공정을 이용하여 가요성 있는 유전체층이 부착된 것을 도시한 도면.
[발명의 상세한 설명]
[발명의 배경]
본 발명은 칩 지지체, 특히 리드가 없는 칩 지지체(Leadless Chip Carrier; LCC)에 관한 것이다.
LSI회로 칩의 크기가 증가함에 따라, 칩 하나가 가져야 하는 입, 출력 접속부의 수가 증가하게 된다. 이때문에, 접속핀이 두개의 평행열로 배열된 이중 인-라인 칩 팩키지(Dual in-line chip package; PIP)로 부터 보다 작고 밀도가 더 높은 리드가 없는 칩 지지체(LCC)로 발전하게 되었다. 리드가 없는 칩 지지체(LCC)는 일반적으로, 칩이 장착되는 기판이나 베이스를 형성하는 알루미나와 같은 세라믹 판을 가지는 팩키지로 구성된다. 리드가 없는 칩 지지체내에서의 전기적 접속 선로는 칩의 리드가 지지체의 세라믹 베이스의 4측면의 각 둘레에 형성된 외부 접촉 패드에 접속되게 한다. 리드가 없는 몇가지 칩 지지체는 칩 아래의 영역을 이용하기 위해 지지체의 하부 표면상에 형성된 접촉 패드를 포함할 수도 있다. 지지체는 또한 내장된 칩을 위해 열전도 통로를 제공해야 하며, 설계시에 고려해야 할 중요한 사항이다. 그다음, 칩 지지체는 칩 지지체의 접촉 패드와 대응하는 접촉 패드의 상부에 지지체를 배치함으로써 대형 인쇄 회로(PC)판 또는 다른 세라믹 보드상에 표면 장착된다. 그 다음에, 리플로(reflow) 납땜에 의해 칩 지지체를 상기 대형 인쇄 회로판에 납땜하여 전기 및 기계적 접속이 이루어진다. 이렇게 구성하는 것은 기판에 이중 인-라인 팩키지를 기판 장착하는 것보다 용이하게 이루어지며, 고밀도의 입, 출력 접속이 이루어질 수 있다.
그러나, 지지체를 이 지지체가 장착되는 보드(board)에 접속하는 방법때문에 리드가 없는 칩 지지체에서는 몇가지 단점이 생기게 된다. 접속부가 비교적 유연한 핀으로 이루어지는 이중 인-라인 팩키지와 달리, 리드가 없는 칩 지지체는 대형 PC기판 또는 다른 세라믹 기판에 단단하게 접속되어 지지체와 이 지지체가 장착되는 기판 사이에서 상대적 이동이 거의 허용되지 않는다. 만약, 칩 지지체와 기판이 서로 다른 열팽창계수를 갖는 물질로 되어 있을 때, 온도 변화는 이 2가지 부품 사이에서 서로 다른 팽창을 일으킨다. 이는 납땜된 접속부에서 응력을 유발시켜 특히 반복적인 열 공정 다음에, 접속부의 전기적 및 기계적 고장을 유발시킨다. 심한 경우, 상기와 같은 열 공정으로 인해 칩 지지체가 보드에서 떨어지는 경우도 생긴다. 상기와 같은 손상을 어떻게 하면 최소화 할 수 있는가에 대한 연구가 설계의 다른 측면에서 검토되어 졌다. 예를들어, 인쇄 회로 기판(PCB)상에 장착되었을 때, 열 공정 환경에서 작은 세라믹 칩 지지체가 대형 칩 지지체보다 신뢰성 있게 작동한다는 것이 공지되었다. 그래서, 만약 설계자가 장착된 세라믹 칩 지지체 팩키지의 전체 신뢰도를 개선하기를 모색한다면, 설계자는 칩 지지체 크기를 감소시키도록 하여야 한다.
칩 지지체로서 공지된 한가지 장치는 가열되지 않은 세라믹 기판의 표면상에 스크린을 두고 금속성 페이스트로 패턴을 형성하는 후막(thick film) 기술을 이용하는 장치이다. 상기 세라믹 기판에 있는 관통 구멍(through-hole)은 도전성 유리 금속 페이스트 결합체로 채워지고, 스크린이 상부에 있는 금속 페이스트로 형성된 전기 전도체와 접속된다. 그 다음 상기 세라믹 기판에는 하부에 접촉 패드를 갖는 제2세라믹층이 아래에 부착되고 제1세라믹층 위의 도전체 및 다이 장착 패드로부터 분리된다. 다이 장착 패드 하부에 있는 중심 영역을 이용하면서도 공동-가열(co-fired) 칩 지지체와 같은 것을 위해 실현 가능한 크기 및 밀도는 추가되는 공동-가열 공정 그 자체에 의해 제한되어서, 통상 제품의 폭이 203.3마이크로미터일 때 스크린될 수 있는 가장 좁은 도전체 폭은 127마이크로미터 또는 밀리인치가 된다. 상기와 같은 조건은 상기 공동-가열 방법을 이용하여 제조된 칩 지지체에 대해 가능한 크기 및 밀도를 제한하며, 그리고 신뢰도와 비용면에서 원하는 개선을 억제한다.
신뢰도를 개선시키면서 칩 지지체의 전체 크기 및 제조 비용을 감소시키기 위해 여러가지 다른 장치가 제한되었지만 이것들은 여러가지 제한 조건을 동시에 극복하는 데 있어서 성공적이 것이라고 입증되지 못했다.
[발명의 요약]
본 발명의 목적은 칩 지지체 장치와, 상술된 문제점을 경감시키는 데 이용될 수 있는 제조 방법을 제공하는 것이다.
본 발명의 목적은 낮은 비용으로 상술된 문제를 경감시킨 칩 지지체 장치와 제조 방법을 제공하는 것이다.
본 발명의 한가지 특징에 따르면, 집적 회로를 장착하고 이 집적 회로와 전기적으로 연결되며, 열 통로를 제공하는 칩 지지체 장치로서 보다 고밀도 팩키지를 제조하는 방법을 제공하여 40%의 크기와 비용 감소를 달성한 칩 지지체 장치가 제공된다. 복원에 설명된 바와 같은 칩 지지체 장치에는 공동-가열층을 필요없게 만드는 2가지 부분 제조 공정이 기술된다. 칩 지지체 장치의 세라믹 기판 또는 베이스로부터 시작하여 통상적인 박막 공정을 사용해서 도전선로(conductive runner)가 2개의 주요 표면상에 형성되며 도전성 관통 구멍에 의해 상호 접속된다. 관통 구멍은 한 표면으로부터 다른 표면까지의 상호 연결 통로를 제공할 뿐만 아니라 칩 지지체를 최종 장착 기판에 연결시키는 패드 어레이를 형성한다. 이러한 칩 지지체의 세라막 기판의 상부에는 집적 회로 칩을 장착하기 위한 다이 장착 패드를 제공하기 위해 금속으로 된 상부층을 갖는 가용성(flexible) 유전체층이 부착된다. 상기 가요성 유전체층은 여러가지 중요한 기능을 한다. 첫째, 칩 지지체의 세라믹 기판의 상부 표면상에 형성된 전기 도전체로 부터 집적 회로칩 또는 다이를 절연시킨다. 둘째, 금속화 부분이 부착되는 적당한 표면을 제공한다. 셋째 아주 얇게 만들 수 있기 때문에, 장착된 집적회로와 칩 지지체의 세라믹 베이스 사이의 열 통로를 차단하지 않는다. 그래서 본 발명은 부가적인 금속화 공정의 이용으로 인해 넓은 전기 도전체를 만드는 고가의 공동-가열 기술을 사용하지 않고 보다 작은, 보다 고밀도의 칩 지지체 장치 또는 팩키지를 만들 수 있게 한다.
본 발명의 장치와 방법에 따른 실시예의 칩 지지체 팩키지를 첨부된 도면을 참조로 하여 기술하기로 한다.
[발명의 상세한 설명]
도면에서, 제1a도는 공지된 종래 기술의 대표적인 칩 지지체의 측면 개략도를 도시한다. 제1b도는 상부에 반도체 칩이 장착된 제1a도의 칩 지지체 장치의 상면도를 도시한다.
제1a도에 도시된 바와 같이 종래 기술에 있어서, 알루미나(또는 Al2O3)로 구성된 제1세라믹층(100)은 구멍이 뚫려 도전성 유리-금속 페이스트로 채워진 다수의 관통 구멍(102)을 갖는다. 세라믹층(100)의 주표면의 한쪽 면위에는 금속 다이 장착 패드(104)와 금속 와이어 본딩 패드(106)와 같은 스크린형 금속 패드가 있다. 금속 와이어 본딩 패드(106)는 관통 구멍(102)과 도전성으로 접속될 수 있게 정렬이 되어 있다. 이를 위해 제1알루미나층(100)은 역시 알루미나로 만들어진 제2세라믹층(108)에 부가된다. 상기 세라믹층(108)은 또한 도전성 유리-금속 페이스트가 채워진 관통 구멍(100)을 갖는다. 또한 제1세라믹층(100)상의 관통구멍(102)과 제2세라믹층(108)상의 관통 구멍(100)을 상호 접속시키는 스크린형 도전체(112)가 제공이 된다. 제2세라믹층(108)의 하부 표면에는 관통 구멍(110)에 접속되는 금속 패드(114)가 제공이 된다. 상기 전체 장치는 유리-금속 페이스트를 고형화시킬 수 있고 조립체를 통해 제공된 알루미나층을 용해시킬 수 있는 충분히 높은 온도로 가열된다. 다음 제1b도의 상면도에 도시된 바와 같이 칩 지지체 장치는 세라믹층(108)과 본딩된 세라믹층(100)(금속 다이 패드(104)와 복수의 금속 와이어 본딩 패드(106)를 가짐)으로 구성된다. 제1b도에 도시된 것처럼 이 칩 지지체 장치는 집적 회로 칩과 같은 반도체 칩(120)을 장착할 수 있다. 팩키지를 밀폐시키기 위해 통상적으로 제공이 되는 덮개는 반도체 칩이 칩 지지체 장치와 어떻게 장착이 되고 어떻게 상호 접속되는 가를 분명히 나타내기 위해 도시하지 않았다.
제1a와 1b도에 도시된 바와 같은 칩 지지체 장치는 본 발명의 배경에서 특히 기술하여 열거한 모든 결점이 나타난다. 즉, 칩 지지체 장치의 최소 가능한 크기를 필연적으로 제한하여 신뢰도에 영향을 미칠 뿐만 아니라 단위 비용에도 영향을 미치는 고가의 공동-가열 방법을 사용한다.
본 발명의 개량된 칩 지지체의 양호한 실시예(제2도 및 제3도에 도시되는 공정을 이용하는)에 의하면, 제4도와 제5도에 도시된 바와 같은 개량된 칩 지지체가 만들어질 수 있다. 상기 실시예에서, 구멍 어레이를 갖도록 구멍을 뚫은 알루미나 기판(200)으로 구성된 세라믹층을 제조하기 위한 1차 공정이 제2도에 도시되어 있다. 이들 구멍은 공지된 레이저 천공기술에 의해 형성되는 종류의 구멍일 수도 있다. 제2도의 단계 b로 진행함에 있어서, 제1금속층(202)은 종래의 진공 금속화 기술을 이용하여 알루미늄 기판(200)의 표면에 인가될 수 있다. 제2도의 단계 C로 진행하면 상기 금속화된 표면은 관통 구멍과 마찬가지로 광윤곽 형성(photo-delineated)되고, 구리, 니켈, 금으로 전기 도금되어, 각각의 도전 관통 구멍에 전기적으로 접속되어 유지될 수 있는 개별 도전체(204)를 형성하기 위해 식각된다. 제2도의 단계 d에서 알루미나 기판(200)에 있는 관통 구멍은 납으로 채워진다. 상기 단계는 최종 칩 지지체 장치를 위해 표면 장착 상호 연결점의 역할뿐만 아니라 나중에 기밀 밀폐(hermetic seal)의 역할도 할 납 플러그(206)를 형성한다. 세정공정 후, 제2도의 단계 e로 진행되며, 제2금속화충(208)은 안루미나 기판(200)에 부가된다. 제2도의 단계 f에서, 상기 제2금속화충(208)은 광 윤곽 형성되고 전기 도금되며 식각되어 관통 구멍에 있는 납 플러그(206)와 상호 연결되는 개별 도전체(210)를 형성한다.
본 발명의 양호한 실시예에 따르면, 가요성 유전체층을 제조하기 위한 제2공정은 제3도에 도시되어 있다. 제3도의 단계 a는 폴리마이드 박막과 같은 중합체로 된 가요성 유전체 박막(300)으로 시작하며 이 유전체 박막을 듀퐁사의 등록상표인 CAPTON으로 알려져 있다. 상기 가요성 유전체 박막(300)도 역시 금속화충(302)을 갖는다. 다음 제3도의 단계 b에서는 크게 한장으로 개괄적으로 가공된 가요성 유전체 박막(300)을 도시된 바와 같은 필요한 사각형 조각(304)으로 나눈다. 제4도에서 제3도의 공정에 따라 가공된 금속화된 가요성 유전체 폴리아미드 박막 조각(304)은 제2도의공정에 따라 앞서 만들어진 알루미나 기판(200)에 부착이 된다. 가요성 유전체 조각(304)은 아크릴 접착체와 같은 접착제(402)에 의해 제위치에 고정된다. 가요성 유전체 조각(304)의 금속화 상부층(302)은 반도체 칩을 고정시키기 위한 것이다. 제5도에서 제4도에 나타난 칩 지지체 장치의 상면도는 반도체 칩이 금속화 유전체 조각(304)상에 장착된 후 이 반도체 칩(502)을 본딩 와이어(500)를 사용하여 서로 연결시키는 것을 나타낸다.
이 결과 본 발명의 양호한 실시예는 크기를 40% 감소시키는 데에 직접적인 공헌을 할 수 있는 개량된 신뢰도를 갖는 칩 지지체 장치를 제공한다. 또한, 고온 공동-가열 기술을 이용하여 제조된 공지의 칩 지지체 장치와 비교할 때 비용이 약 40%정도 줄어들었다. 이러한 개선점들은 이전에는 가능하지 않았는데, 그 이유는 고온 공동-가열 기술을 이용한 칩 지지체로는 127 내지 203.2마이크로미터의 도전체 폭만을 달성할 수 있기 때문이다. 반면 본 발명에 따른 칩 지지체 장치는 127마이크로미터 이하의 도전체 폭을 갖는 것이 가능하다. 그래서 초 고밀도 칩 지지체를 구현하는 데에 요구되는 보다 높은 정밀도는 고온 공동-가열제조 기술과 관련된 부정확성으로 인한 한계를 극복하는, 전기 도금되고 레이저로 천공된 납 플러그 구멍을 이용하면 가능해진다. 또한 진공 금속화 기술은 세라믹 기판 베이스의 표면상에 부착될 유전체층을 세정할 수 있도록 하는데 충분한 양만큼만 외부로 연장되는 좁은 도전체를 구성하는 모든 단계에서 아주 유리하게 사용된다. 위의 단계는, 첫째, 공지된 진공 금속화 기술을 이용하여 금속을 증착하고, 그 다음, 도전체 패턴을 광으로 형성하고, 소정이 패턴상에 구리, 니켈 또는 금으로 전기도금하여 관통 구멍을 레이저로 천공시키고, 끝으로 불필요한 금속을 에칭시켜 공정을 완료하는 것이다. 또한 금속화된 유전체 박막은 유전체층으로서 사용될 때 유리한 안정한 물성을 갖는다. 얇은 판형태일지라도 이 금속화된 유전체 박막은 적당한 유전체 특성을 유지하면서 한쪽 표면의 세라믹과 다른 표면의 금속화 층에 부착될 수 있다.
제6도에 있어서, 제2도의 1차 공정 단계에 따라 제조된 세라믹 알루미나 기판(200)에 부착된 금속화 상부층(602)을 갖는 용액 코딩 가요성 유전체 박막(600)을 갖는 본 발명의 또다른 실시예가 도시되어 있으며, 여기서, 박막(600)은 접착제를 사용하지 않고 직접 인가된다. 제4도 및 제6도에 도시된 칩 지지체 장치는 납범프(bump)와 현저하게 리들(riddle)이 되지 않는 세라믹 알루미나 기판(200)이 부드러운 상부 표면을 가지도록 할 정도로 양호한 부착 특성을 나타낸다. 또한 제6도(제4와 마찬가지로)의 구조에 의한 또다른 장점은 제1a도에 도시된 종래 기술 구조에서는 나타나지 않은 납 플러그(206)의 부가적인 높이 때문에 장착되어 있는 보드(board)보다 세라믹 알루미나 기판(200)이 높은 높이에 된다. 그래서 본 발명은 보다 작고, 보다 높은 밀도의 칩 지지체 장치를 달성할 수 있을 뿐만 아니라, 칩 지지체를 기판에 표면 장착하였을 때 전기 접속부의 신뢰도를 유지 또는 개선시킨다.
요약해 보면, 초 고밀도 칩 지지체 장치는 고가의 고온 공동-가열 방법을 사용하지 않고, 개량되고 보다 작은 그리고 간단한 칩 지지체의 구조를 가능하게 한다.
또한, 상기 칩 지지체 장치는 값비싼 조립 방법을 사용하지 않을 뿐만 아니라, 보다 작고 보다 높은 밀도의 칩 지지체를 얻기 위해 공지된 박막 기술과 관련하여 가요성 유전체층의 여러가지 물질 특성을 유리하게 이용한다. 그래서 공지된 종래 기술의 한계를 극복한다.
본 발명의 칩 지지체 장치는 여러가지 부수적인 장점을 나타내지만, 본 기술에 숙련된 사람은 여러가지 변경 및 수정이 가능하다는 것을 분명히 알 수 있다. 그래서, 상술된 발명의 형태는 단지 실시예 또는 예시에 지나지 않으며 본 발명의 사상과 범위를 벗어나지 않고 일부의 장치 및 구조에 대해 변경이 가능하다.

Claims (10)

  1. 반도체 칩을 장착시키고, 보호 덮개를 수용하기 위한 개량된 칩 지지체 장치에 있어서, 덮개가 부착되고 도전성 관통 구멍 어레이를 가지는 베이스를 형성하는 단일, 예비-가열(single pre-fired) 세라믹기판 수단(200)으로서, 상기 관통 구멍 각각은 상부 및 하부의 주 표면사에서 도전체(210,204)로 둘러 싸이며, 하부 표면상에서 납 플러그(206)로 채워져서 상부 표면상에서 외부로 연장된 다수의 도전선로(210)를 통해 상부 표면의 주변 부근에 있는 패드 장치에 전기적으로 연결되는 상기 단일, 예비가열 세라믹 기판 수단(200), 상기 단일, 예비-가열 세라믹 기판 수단에 부착되고 상기 기판 수단위에 놓이는 고체판(solid sheet)인 단일 가용성 유전체층 수단(304)으로서, 상기 다수의 도전선로 부분 뿐만 아니라 상부 표면을 제외한 실질적으로 상기 관통 구멍을 통해 납 플러그로 채워지는 상기 관통 구멍 어레이를 덮기 위한 단일 가요성 유전체층 수단(304)을 구비하며, 상기 단일 가요성 유전체층 수단은 반도체 칩(502)을 전기적으로 절연되게 장착하여 그 아래의 영역을 상기 다수의 도전선로를 위해 사용할 수 있도록 하고, 상기 납 플러그가 채워진 관통 구멍은 상기 단일, 예비-가열된 세라믹 기판 수단의 하부 표면상에서 패드 어레이 경계를 형성할 뿐만 아니라 각각의 관통 구멍이 기밀 밀폐(hermetic seal)되도록 하여 상기 칩 지지체 장치는 매우 큰 패드 어레이 밀도를 가지는 것을 특징으로 하는 반도체 칩 지지체.
  2. 제1항에 있어서, 상기 단일 예비-가열된 세라믹 기판 수단은 알루미나와 같은 물질을 구비하는 것을 특징으로 하는 반도체 칩 지지체.
  3. 제1항에 있어서, 상기 단일 가요성 유전체층 수단은 폴리마이드 박막을 구비하며, 접착제(402)와 같은 물질을 이용하여, 상기 단일, 예비-가열된 세라믹 기판 수단에 부착되는 것을 특징으로 하는 반도체 칩 지지체.
  4. 제1항에 있어서, 상기 단일 가요성 유전체층 수단은 상기 단일 예비가열된 세라믹 기판 수단에 직접 부착되는 것을 특징으로 하는 반도체 칩 지지체.
  5. 제1항에 있어서, 상기 예비-가열된 세라믹 기판 수단의 하부표면상의 관통 구멍내에 형성된 상기 납 플러스는 칩 지지체 장치가 장착되는 기판보다 위로 상기 칩 지지체를 상승시키는 역할을 하여 칩 지지체와 기판 사이에 캡을 제공하여 최종 조립 및 클린 공정을 용이하게 할 수 있도록 하는 것을 특징으로 하는 반도체 칩 지지체.
  6. 제1항에 있어서, 상기 단일 가요성 유전체층은 이 위에 장착된 반도체 칩으로부터 상기 단일, 예비-가열된 세라믹 기판 수단까지 양호한 열전도 경로를 제공하는 것을 특징으로 하는 반도체 칩 지지체.
  7. 제1항에 있어서, 상기 단일 가요성 유전체층 수단은 반도체 칩을 부착하기 위한 금속화 상부 표면을 포함하는 것을 특징으로 하는 반도체 칩 지지체.
  8. 기밀 밀폐된 팩키지를 제공하는 세라믹 베이스를 갖는 개량된 반도체 칩 지지체를 제조하는 방법에 있어서, 레이저 천공으로 도전성 관통 구멍의 어레이를 갖도록 하기 위해 상부 주 표면과 하부 주 표면을 갖는 단일, 예비-가열 세라믹 기판으로부터 세라믹 베이스를 형성하고, 관통 구멍을 포함하여 하부 주표면에 도전성 금속을 인가하는 단계와, 각각의 도전선로는 해당 전도성 관통 구멍을 포함하여 하부 주 표면에 도전성 금속을 인가하는 단계와, 각각의 도전선로는 해당 전도성 관통 구멍과 결합되어 있는 것일 때 상기 도전선로 어레이를 윤곽형성하고, 전기도금하며, 에칭하는 단계와, 상부 표면 이외에는 납을 리플로(reflow)시켜 상기 전도성 관통 구멍에 채우는 단계와; 각각의 도전선로가 각각의 납 플러그가 채워진 관통 구멍에 연결된 것일 때, 상기 세라믹 베이스의 상부 주 표면을 금속화시킨 다음에, 상기 상부 주 표면상에서 외부로 연장된 다수의 상기 도전선로를 윤곽형성하고, 전기도금하며, 에칭하는 단계, 반도체 칩을 장착하기 위한 상부 표면을 상기 도전선로와 절연되도록 하는 가요성 유전체층을 상기 세라믹 베이스의 상부 주 표면상에 부착하는 단계로 이루어지며, 상기 단일 가요성 유전체층 수단은 반도체 칩(502)을 전기적으로 절연되게 장착하여 그 아래의 영역을 상기 다수의 도전선로를 위해 사용할 수 있도록 하고, 상기 납 플러그가 채워진 관통 구멍은 상기 단일, 예비-가열된 세라믹 기판 수단의 하부 표면상에서 패드 어레이 인터페이스를 형성할 뿐만 아니라 각각의 관통 구멍이 기밀 밀폐(hermetic seal)되도록 하여 상기 칩 지지체 장치는 매우 큰 패드 어레이 밀도를 가지는 것을 특징으로 하는 반도체 칩 지지체 제조 방법.
  9. 제8항에 있어서, 상기 세라믹 베이스에 가요성 유전체층을 부착하는 단계는 상기 가요성 유전체층을 접착 형태로(adhesively)부착하는 것을 특징으로 하는 반도체 칩 지지체 제조 방법.
  10. 제8항에 있어서, 상기 가요성 유전체층을 상기 세라믹 기판에 부착하는 단계는 상기 가요성 유전체층을 용해 코팅(solution coating)시키는 것을 포함하는 것을 특징으로 하는 반도체 칩 지지체 제조 방법.
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