KR950000107B1 - 간접층 정렬방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 간접층 정렬방법을 설명하기위한 도면.
제 2 도는 본 발명의 간접층 정렬방법을 설명하기 위한 도면.
본 발명은 반도체기판의 기본층위에 정렬된 제 2 층 위에 제 3 층을 정렬할 때 정렬정도를 향상시키는 포토공정에서의 마스크 정렬 방법에 관한 것이다.
반도체 소자를 웨이퍼에 형성하기 위하여는 많은 공정과 여러 박막들을 기판위에 형성하고 포토공정을 실시하여 소정의 모양과 형상으로 패턴화 하는 여러 단계의 공정이 필요하게 된다. 이때 반도체 기판위에 어떤층(패턴화 된 층을 말하는데, 기본층 또는 1층이라고 하자)을 형성하고 그 위에 제 2 층 및 제 3 층을 형성할 때 제 2 층 또는 제 3 층의 패턴과 기본층의 패턴이 잘 정렬되어야 소망하는 대로 회로 소자가 형성될 수 있다.
이러한 정렬방법으로 종래에는 제 1 도에 도시한 바와 같이, 반도체 기판(1)상에 길이가 L인 기본층의 정렬용 패턴(2)을 소정개소(예로서 스크라이버 레인, 등)의 제 1 층(기본층)에 형성하고, 제 2 층을 정렬할 때는 제 1 층의 정렬용패턴에 정렬장치의 레이저빔(또는 전자빔)을 주사하여 정렬용 패턴(2)의 가장자리 단차에서 발생되는 주사빔의 강도변화를 검출하여 전기적인 펄스신호로 바꾼 정렬용신호(S)를 얻어서 정렬용패턴의 경계부위에서 발생되는 신호 S의 피크부분 P1 및 P2의 중앙에 제 2 층을 정렬하고, 또 제 2 층위에 제 3 층을 정렬하는 때에도 정렬용신호 S를 패턴(2)에서 얻어서 P1과 P2의 중앙에 오도록 제 3 층을 정렬하는 방법을 이용하고 있다.
이러한 종래의 정렬방법으로 제 3 층을 정렬하면, 제 3 층은 기본층에 대하여만 정렬되므로 제 3 층과 제 2 층은 간접적으로 정렬되는데, 제 2 층과 제 3 층간의 정렬도(123이라고 한다)은 제 1 층과 제 2 층간의 정렬도(λ12이라고 한다)와 제 1 층과 제 3 층간의 정렬도(λ13이라고 한다)의 R. M. S(Root Mean Square)와 같게된다. 즉,
λ23= (λ12 2+ λ13 2)1/2
만약, 장치의 정렬도는 일정하므로 λ = λ12= λ13라고 하면,
λ23= 21/2λ, λ13= λ
로 된다.
그래서, λ23은 λ13또는 λ13의 21/2배 즉 약 1.414배 만큼 정렬이 잘 안되게 된다.
또 제 3 층을 정렬할 때 제 2 층을 기준층으로하여 정렬하면 제 1 층과 제 3 층간의 정렬도가 떨어지게 된다.
따라서, 종래의 방법으로 간접층을 정렬하면 정렬도가 떨어지는 문제점이 있었다.
본 발명은 이러한 종래기술의 문제점을 해소하려는 것으로서, 반도체 소자 제조공정에서 기판상에 형성된 기본층위에 제 2 층을 형성하고 제 2 층위에 제 3 층을 정렬하는 방법에 있어서, 기본층의 제 1 정렬용 패턴 중앙에 제 2 층을 정렬하면서 제 1 정렬용 패턴위에 제 2 정렬용 패턴을 형성하고, 제 1 정렬용 패턴과 제 2 정렬용 패턴의 합성인 합성정렬용패턴의 중앙에 제 3 층을 정렬하는 것이 특징인 간접층 정렬방법입니다.
제 2 도는 본 발명의 간접층 정렬방법을 설명하기 위한 정렬용 패턴과 정렬용 신호 S의 파형을 도시한 것이다.
본 발명에서는, 제 1 층 위에 제 2 층을 정렬할 때, 제 2 층의 제 2 정렬용 패턴(5)을 제 1 층의 제 1 정렬용 패턴(4)위에 형성시키고, 종래의 같은 방법으로 제 1 정렬용 패턴(4)과 제 2 정렬용 패턴(5)으로부터 정렬용 신호 S를 얻으며, 상기 패턴들의 가장자리 부분에서 나타나는 신호 S의 피크 P3와 피크 P6를 기준으로 하여 P3와 피크 P6를 기준으로 하여 P3와 P6의 중앙에 제 3 층을 정렬시킨다.
이때 제 1 정렬용 패턴의 길이를 L로 하면 제 2 정렬용 패턴의 길이도 L로 하여 동일하게 한다.
이렇게 하면 제 2 정렬용 패턴을 제 1 정렬용 패턴보다 제 1 층과 제 2 층의 정렬정도 λ만큼 어긋나게 되고, 제 1 및 제 2 정렬용 패턴을 합성한 합성정렬용패턴의 길이는 L + λ가 된다.
제 3 층을 이 합성정렬용 패턴의 중앙 (L + λ)/2에 정렬시킨다.
즉 합성정렬용 패턴에서 얻어진 신호 S의 파형은 다섯 개의 피크 P3, P4, P4', P5, P6가 생기게 되는데, P4, P4', 및 P5는 무시하고, 처음과 마지막 피크인 P3와 P6를 취하여 그 중앙에 제 3 층을 정렬한다.
이렇게 할 때의 정렬도 λ13및 λ23는,
으로 된다.
여기서 λ(12)3는 제 1 정렬용패턴과 제 2 정렬용패턴의 합성된 패턴에 대한 제 3 층의 정렬도로서, λ(12)3는 항상 직접층의 정렬도인 λ와 같다.
즉, λ12= λ(12)3= 1로 된다.
만약 λ12= λ(12)3= λ라고 하면,
따라서 본 발명의 방법으로 간접층을 정렬하게 되면 종래의 방식보다 정렬도를 많이 향상시킬 수 있게 된다. 본 발명과 종래의 방법을 비교하여 보면, λ가 0.15μm일 경우
종래의 방법에서는 λ13=λ=0.15μm, λ23=21/2·1=0.21μm로 된다.
그러나 본원의 방법으로 실시하면, λ13=λ23=1.12λ=0.168μm로 된다.
따라서 제 1 층과 제 3 층간의 정렬도는 약 떨어지나, 제 2 층과 제 3 층간의 정렬도는 크게 향상되어 결과적으로 20%정도의 전체적인 정렬도 향상을 가져오게 된다.
Claims (1)
- 반도체 소자 제조공정에서 기판상에 형성된 기본층위에 제 2 층을 형성하고 제 2 층위에 제 3 층을 정렬하는 방법에 있어서, 기본층의 제 1 정렬용 패턴 중앙에 제 2 층을 정렬하면서 제 1 정렬용 패턴위에 제 2 정렬용 패턴을 형성하고, 제 1 정렬용 패턴과 제 2 정렬용 패턴의 합성인 합성정렬용패턴의 중앙에 제 3 층을 정렬하는 것이 특징인 간접층 정렬방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019910023299A KR950000107B1 (ko) | 1991-12-18 | 1991-12-18 | 간접층 정렬방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910023299A KR950000107B1 (ko) | 1991-12-18 | 1991-12-18 | 간접층 정렬방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR930014891A KR930014891A (ko) | 1993-07-23 |
KR950000107B1 true KR950000107B1 (ko) | 1995-01-09 |
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ID=19325071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019910023299A KR950000107B1 (ko) | 1991-12-18 | 1991-12-18 | 간접층 정렬방법 |
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Country | Link |
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KR (1) | KR950000107B1 (ko) |
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1991
- 1991-12-18 KR KR1019910023299A patent/KR950000107B1/ko not_active IP Right Cessation
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KR930014891A (ko) | 1993-07-23 |
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