Claims (2)
수평, 수직블랭킹신호(HBLK),(VBLK)에 원상 동기된 클럭신호를 생성하는 피엘엘(101)과, 조정패턴을 생성하는 조정패턴 발생기(102)와, 피엘엘(101)의 출력과 조정점발생 제어데이타 래치(115)에서 출력되는 조정점 데이타를 이용하여 화면의 조정점 위치를 조정해주는 조정점 발생기(103)와, 상기 피엘엘(101)에서 출력되는 클럭신호 및 수평, 수직위상 조절데이타 래치(116)의 출력데이타를 이용하여 어드레스 발생기(105)의 리세트 타임을 결정하여 화면상의 수평, 수직위치를 설정하고, 디지탈 컨버젼스에서 발생되는 시스템 전체의 지연시간을 보상해주는 수평, 수직위상 조절기(104)와, 상기 피엘엘(101)의 출력신호와 수평, 수직위상조절기(104)의 출력신호를 이용하여 메모리(107)의 어드레스를 생성하는 어드레스 발생기(105)와, 리모콘이나 키이보드를 통해 입력되는 외부 키이신호에 따라 시스템 제어용 데이타가 저장된 메모리(107)의 어드레스를 변화시키는 중앙처리장치(106)와, 어드레스 발생기(105)에서 출력되는 어드레스에 따라 컨버젼스 보정 데이타를 출력함과 아울러, 상기 중앙처리장치(106)에서 출력되는 어드레스에 따라 수직블랭킹(VBLK)구간에서 시스템 제어용 데이타를 출력하는 메모리(107)와, 상기 메모리(107)의 출력데이타를 아날로그 신호로 변환하는 디지탈/아날로그 변환기(108)와, 상기 디지탈/아날로그 변환기(108)의 출력파형을 완만한 파형으로 변환하는 저역필터(109)와, 수직 리트레이스(Retrace)이 주사선의 수직위치에 의한 영향을 없애기 위하여 상기 저역필터(109)의 출력을 수직블랭킹 구간동안 디씨적으로 제로로 만드는 클램프(110)와, 상기 클램프(110)의 출력신호를 적정레벨로 증폭하여 편향코일(CY′)에 흘려주는 증폭기(111)와, 수직블랭킹신호(VBLK)와 상기 어드레스 발생기(105)의 출력 어드레스를 공급받아 조정점발생 제어데이타 래치(115), 수평,수직위상 조절데이타 래치(116), 패턴선택 데이타 래치(117)에 각기 다른 타이밍의 클럭신호를 공급하는 어드레스 디코더(114)와, 상기 메모리(107)에서 출력되는 조정점발생 데이타를 래치하여 이를 상기 조정점발생기(103)에 전달하는 조정점발생 제어데이타 래치(115)와, 상기 메모리(107)에서 출력되는 수평,수직위상 조절데이타를 래치하여 이를 상기 수평,수직위상 조절기(104)에 전달하는 수평,수직위상 조절데이타 래치(116)와, 상기 메모리(107)에서 출력되는 패턴선택 데이타를 래치하여 이를 상기 패턴 선택기(113)에 전달하는 패턴선택 데이타 래치(117)와, 상기 조정패턴 발생기(102)의 출력성분과 조정점 발생기(103)의 출력성분을 합성하는 가산기(112)와, 상기 패턴선택 데이타 래치(117)의 제어를 받아 상기 가산기(112)에서 출력되는 패턴을 선택하는 패턴 선택기(113)를 포함하여 구성한 것을 특징으로 하는 디지탈 컨버젼스 데이타 송신 시스템.The output of the PLL 101 generating the clock signal synchronized with the horizontal and vertical blanking signals H BLK and V BLK , the adjustment pattern generator 102 generating the adjustment pattern, and the output of the PLL 101. And the control point generator 103 for adjusting the position of the control point on the screen by using the control point data output from the control point latch control data latch 115, and the clock signal and horizontal and vertical signals output from the PLL 101. The output data of the phase adjustment data latch 116 is used to determine the reset time of the address generator 105 to set horizontal and vertical positions on the screen, and to compensate for the delay time of the entire system generated by digital convergence. An address generator 105 for generating an address of the memory 107 using a vertical phase controller 104, an output signal of the PLL 101 and an output signal of a horizontal and vertical phase controller 104, Mouth through keyboard The central processing unit 106 changes the address of the memory 107 in which the system control data is stored according to the external key signal, and outputs the correction correction data according to the address output from the address generator 105. Memory 107 for outputting system control data in the vertical blanking (V BLK ) section according to the address output from the processing device 106, and a digital to analog converter for converting the output data of the memory 107 into an analog signal ( 108, a low pass filter 109 for converting the output waveform of the digital / analog converter 108 into a smooth waveform, and a vertical retrace to remove the influence of the vertical position of the scan line. The clamp 110 makes the output of 109 DC zero during the vertical blanking period, and amplifies the output signal of the clamp 110 to an appropriate level. The control point latch control data latch 115 and horizontal and vertical phase adjustments are provided by receiving the amplifier 111 flowing to the scent coil CY ', the vertical blanking signal V BLK and the output address of the address generator 105. The address decoder 114 which supplies clock signals of different timings to the data latch 116 and the pattern selection data latch 117, and latches the control point generation data outputted from the memory 107 and generates the control point generator. The control point latch control data 115 to be transmitted to the 103 and the horizontal and vertical phase adjustment data output from the memory 107 and latches the horizontal and vertical phase controller 104 and transmits them to the horizontal and vertical phase controllers 104. A phase selection data latch 116, a pattern selection data latch 117 for latching the pattern selection data output from the memory 107 and transferring the pattern selection data to the pattern selector 113, and the adjustment pattern generator 102. Output component An adder 112 for synthesizing the output components of the vertex generator 103 and a pattern selector 113 for selecting a pattern output from the adder 112 under the control of the pattern selection data latch 117. Digital convergence data transmission system, characterized in that.
제1항에 있어서, 어드레서 디코더(114)는 상기 어드레스 발생기(105)의 출력 어드레스(a2-an)를 앤드 조합하는 앤드게이트(114A)와, 상기 앤드게이트(114A)의 출력신호와 수직 블랭킹신호(VBLK)를 앤드조합하는 앤드게이트(114B)와, 상기 앤드게이트(114B)의 출력신호를 칩인에이블신호(CE)로 하여 상기 어드레스 발생기(105)의 출력 어드레스(a0),(a1)를 디코딩하는 디코더(114c)로 구성한 것을 특징으로 하는 디지탈 컨버젼스 데이타 송신 시스템.2. The address decoder 114 according to claim 1, wherein the address decoder 114 comprises an AND gate 114A for AND-combining the output addresses a 2-a n of the address generator 105, and an output signal of the AND gate 114A. The output address a 0 of the address generator 105 by using the AND gate 114B for AND combining the vertical blanking signal V BLK and the output signal of the AND gate 114B as the chip enable signal CE, A digital convergence data transmission system comprising a decoder (114c) for decoding (a 1 ).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.