KR940016675A - 이중 로코스(locos)에 의한 트랜치 아이솔레이션 제조 방법 - Google Patents
이중 로코스(locos)에 의한 트랜치 아이솔레이션 제조 방법 Download PDFInfo
- Publication number
- KR940016675A KR940016675A KR1019920024513A KR920024513A KR940016675A KR 940016675 A KR940016675 A KR 940016675A KR 1019920024513 A KR1019920024513 A KR 1019920024513A KR 920024513 A KR920024513 A KR 920024513A KR 940016675 A KR940016675 A KR 940016675A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- nitride
- polysilicon
- nitride film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
본 발명은 실리콘 기판(21)상에 제 1 산화막(22)과 제 1 질화막(23)을 차례로 형성한 후에 사진 식각법으로 상기 제 1 질화막(23)의 소정부위를 제거한 다음에 필드 산화막(24)을 형성하는 제 1 단계, 상기 제 1 공정 후에 상기 제 1 질화막(23)과, 제 1 필드 산화막(24)을 차례로 식각하고 제 2 산화막(25), 제 1 폴리실리콘막(26), 제 2 질화막(27)을 차례로 형성한 후에 소정의 부분을 사진 식각법으로 제거하여 상기 제 2 산화막(25)이 드러나도록 하는 제 2 단계, 상기 제 2 단계 후에 상기 제 2 질화막(27)을 마스크로 하여 제 2 산화막(25)이 드러난 부위에 제 2 필드 산화막(28)을 형성하는 제 3 단계, 상기 제 3 단계 후에 상기 제 2 질화막(27), 제 1 폴리실리콘막(26), 제 2 산화막(25), 실리콘 기판(21)을 식각하여 트랜치를 형성한 후에 제 3 산화막(29)을 형성하는 제 4 단계, 상기 제 4 단계 후에 제 2 폴리실리콘막(30)을 트랜치에 매립하는 제 5 단계, 상기 제 5 단계 후에 상기 제 2 질화막(27)을 마스크로 하여 상기 제 2 폴리실리콘막(30)의 표면을 산화시켜 절연막(31)을 형성하는 제 6 단계, 상기 제 6 단계 후에 실리콘 원자를 상기 절연막(31)에 이온 주입하는 제 7 단계, 및 상기 제 7 단계 후에 상기 제 2 질화막(27)과 제 1 폴리실리콘막(26)을 제거하는 제 8 단계를 포함하여 이루어지는 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조 방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명의 일실시예에 따른 트렌치 아이솔레이션 제조 공정 단면도, 제 3 도는 본 발명의 다른 실시예에 따른 트랜치 아이솔레이션 제조 공정도.
Claims (10)
- 이중 LOCOS(Local Oxidation of silicon)에 의한 트랜치 아이솔레이션(trench isolation)제조 방법에 있어서, 실리콘 기판(21)상에 제 1 산화막(22)과 제 1 질화막(23)을 차례로 형성한 후에 사진 식각법으로 상기 제 1 질화막(23)의 소정 부위를 제거한 다음에 필드 산화막(24)을 형성하는 제 1 단계, 상기 제 1 공정 후에 상기 제 1 질화막(23), 제 1 폴리산화막(24)을 차례로 식각하고 제 2 산화막(25), 제 1 폴리실리콘막(26), 제 2 질화막(27)을 차례로 형성한 후에 소정의 부분을 사진 식각법으로 제거하여 상기 제 2 산화막(25)이 드러나도록 하는 제 2 단계, 상기 제 2 단계 후에 상기 제 2 질화막(27)을 마스크로 하여 제 2 산화막(25)이 드러난 부위에 제 2 필드 산화막(28)을 형성하는 제 3 단계, 상기 제 3 단계 후에 상기 제 2 질화막(27), 제 1 폴실리콘막(26), 제 2 산화막(25), 실리콘 기판(21)을 식각하여 트랜치를 형성한 후에 제 3 산화막(29)을 형성하는 제 4 단계, 상기 제 4 단계 후에 제 2 폴리실리콘막(30)의 트랜치에 매립하는 제 5 단계, 상기 제 5 단계 후에 상기 제 2 질화막(27)을 마스크로 하여 상기 제 2 폴리실리콘막(30)의 표면을 산화시켜 절연막(31)을 형성하는 제 6 단계, 상기 제 6 단계 후에 실리콘 원자를 상기 절연막(31)에 이온 주입하는 제 7 단계, 상기 제 7 단계 후에 상기 제 2 질화막(27)과 제 1 폴리실리콘막(26)을 제거하는 제 8 단계를 포함하여 이루어지는 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 2 단계의 제 2 산화막(25)의 두께는 100Å 내지 500Å인 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 2 단계의 제 1 폴리실리콘막(26)의 두께는 200Å 내지 800Å인 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 2 단계의 제 2 질화막(27)의 두께는 1,000Å 내지 2,000Å인 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 3 단계의 제 2 필드 산화막(28)의 중앙부 두께는 5,000Å 내지 7,000Å로 형성되되 상기 제 2 폴리실리콘막(26)과 같은 높이로 형성되는 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 4 단계의 제 3 산화막(29)의 두께는 100Å 내지 500Å인 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 4 단계는 제 3 산화막(29) 위에 질화막(29')을 연속적으로 증착하여 2중막을 형성하여 건식 식각으로 트랜치 측면의 질화막(29')만을 남기는 단계를 더 포함하여 이루어 지는 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 5 단계의 매립된 제 2 폴리실리콘막(20)은 N+형의 전도성을 갖는 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 6 단계의 절연막(31)의 두께는 2,000Å 내지 5,000Å인 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.
- 제 1 항에 있어서, 상기 제 7 단계의 실리콘 원자의 이온 주입은 가속 에너지 10KeV 내지 50KeV로 주입량 1×1014내지 1×1019원자/cm인 것을 특징으로 하는 이중 LOCOS에 의한 트랜치 아이솔레이션 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024513A KR100244401B1 (ko) | 1992-12-16 | 1992-12-16 | 이중 로코스에 의한 트렌치 아이솔레이션 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024513A KR100244401B1 (ko) | 1992-12-16 | 1992-12-16 | 이중 로코스에 의한 트렌치 아이솔레이션 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016675A true KR940016675A (ko) | 1994-07-23 |
| KR100244401B1 KR100244401B1 (ko) | 2000-03-02 |
Family
ID=19345803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920024513A KR100244401B1 (ko) | 1992-12-16 | 1992-12-16 | 이중 로코스에 의한 트렌치 아이솔레이션 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100244401B1 (ko) |
-
1992
- 1992-12-16 KR KR1019920024513A patent/KR100244401B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100244401B1 (ko) | 2000-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0146895B1 (en) | Method of manufacturing semiconductor device | |
| JPH088297B2 (ja) | 半導体装置の素子分離方法 | |
| US4450021A (en) | Mask diffusion process for forming Zener diode or complementary field effect transistors | |
| KR890004413A (ko) | 절연트렌치에 의해 분리된 cmos트랜지스터 회로용 웰을 제조하는 방법 | |
| WO1988001436A1 (en) | Process for fabricating stacked mos structures | |
| JP2802600B2 (ja) | 半導体装置の製造方法 | |
| US5453397A (en) | Manufacture of semiconductor device with field oxide | |
| US4731343A (en) | Method for manufacturing insulation separating the active regions of a VLSI CMOS circuit | |
| KR880002211A (ko) | 고집적 cmos 회로에서 상이한 도전성의 도펀트 이온으로 주입된 근접트로프의 제작방법 | |
| EP0877420A3 (en) | Method of forming a polysilicon buried contact and a structure thereof | |
| JP3628362B2 (ja) | 半導体装置の隔離構造の製造方法 | |
| KR100244402B1 (ko) | 반도체소자의 트렌치 아이솔레이션 제조방법 | |
| KR940016675A (ko) | 이중 로코스(locos)에 의한 트랜치 아이솔레이션 제조 방법 | |
| JPH1041476A (ja) | 半導体装置の製造方法 | |
| KR910013547A (ko) | 집적회로의 저용량 매몰층 제조방법 | |
| JP2658027B2 (ja) | 半導体装置の製造方法 | |
| KR940012576A (ko) | 트렌치 아이솔레이션 제조 방법 | |
| KR970072295A (ko) | 반도체 소자의 격리막 형성방법 | |
| KR0172749B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR970003775A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR970054268A (ko) | 반도체 에스 오 아이 소자의 제조방법 | |
| KR100261159B1 (ko) | 반도체 소자의 격리영역 및 그의 형성방법 | |
| KR960043101A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR960005886A (ko) | 바이폴라 소자 제조방법 | |
| JPH0480927A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071025 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |