KR940011262B1 - 창구조 반도체 레이저 소자의 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 창구조 반도체 레이저 소자의 사시도.
제2a도 내지 제2f도는 제 1 도의 반도체 레이저 소자의 제조 방법을 설명하기 위한 사시도.
제 3 도는 다른 종래의 창구조 반도체 레이저 소자의 사시도.
제4a도 내지 제4g도는 본 발명의 제 1 실시예를 설명하기 위한 사시도.
제5a도 내지 제5f도는 본 발명의 제 2 실시예를 설명하기 위한 사시도.
제6a도 내지 제6f도는 본 발명의 제 3 실시예를 설명하기 위한 사시도.
* 도면의 주요부분에 대한 부호의 설명
41,61,81 : 기판 42,65 : 전류 저지층
41A,44,84A : 메사부 43,68 : 홈
45,48,62,64,70,82,84,97 : 클래드층 46,69 : 광 도파로층
47,63,83 : 활성층 49,71,90 : 저항성 접촉층
50,66,85 : 패턴 SiO2층 51,67,89 : 아연 확산 영역
52,53,72,73,91,92 : 전극층 54,55,74,75,93,94 : 거울면
이 발명은 반도체 레이저 소자의 제조 방법에 관한 것이다. 특히, 이 구조 발명은 창구조(window structure) 반도체 레이저 소자의 제조 방법에 관한 것이다.
반도체 레이저 소자의 거울(mirror)에서 광출력 밀도가 수 MW/cm2를 초과하면, 거울은 COD(Catastrophic Optical Damage)로 손상되는데, 이것은 활성층이 레이저 광선을 흡수하여 발생하는 국부 가열에 의해 야기되는 국부 파괴이다. 그러므로, 반도체 레이저의 최대 유효 광출력은 COD에 의해 제한되어 왔다.
그러나, 이 한계는 "창구조"라 불리는 개량된 구조에 의해 극복되어 왔으며, 그 창구조에는 국부 가열이 감소될 수 있도록 거울 근방에 "창"이라 불리는 비흡수 영역이 제공된다. 레이저 비임은 "창"이라 불리고, 창을 갖고 있는 반도체 레이저 소자는 "창구조 반도체 레이저 소자"라 불린다.
제 1 도는 "슈우끼 오우요우 부쯔리 각까이 고우엔 요꼬우슈, 12a-ZR-8(Shuuki Ouyou Butsuri Gakkai Kouen Yokoushu, 12a-ZR-8(1987년, 일본 응용 물리학회 및 관련학회, 제48차 추계 대회, 강연 예고집 12a-ZR-8)"에 기술된 종래의 창구조 반도체 레이저 소자를 도시하고 있다. 이 도면에서, 점선으로 도시된 부분은 도시를 용이하게 하기 위해 부분적으로 절단되어 있다. 이 구조에서는, 거울로부터 약 30㎛이내의 활성층이 제거되어 레이저 광선의 흡수를 없애고 창을 형성한다.
제 1 도의 반도체 레이저 소자는 III-V족 반도체 혼정(mixed crystal)으로 이루어진 반도체 기판(11), 전류 저지층(current blocking layer, 12), 하부 클래드층(lower cladding layer, 13), 광 도파로층(14), 활성층(15), 제1 상부 클래드층(16), 산화 방지층(17), 제2 상부 클래드층(18) 및 저항성 접촉층(19)를 포함하고 있다. 또한, 이 레이저 소자는 저항성 접촉층(19)상의 상부 전극층(21) 및 기판(11) 아래의 하부 전극층(20)을 포함하고 있다.
제2a도 내지 제2f도는 제 1 도에 도시된 구조의 제조 방법을 도시하고 있다. 먼저, P-형 GaAS로 이루어진 반도체 기판(11)이 준비되어 있다. 기판의 주 표면은 부분적으로 에칭되어 약 1㎛ 높이의 메사부(mesa, 11A)를 형성한다(제2a도).
다음, N-형 GaAS로 이루어진 전류 저지층(12)는 액상 에피택셜 방법(liquid phase epitaxial method)에 의해 기판(11)상에 형성된다(제2b도). 에피텍셜 방법의 특성에 의해, 전류 저지층(12)의 표면은 평평해진다.
그 다음, 에칭이 수행되어 1㎛ 높이 및 20㎛ 폭의 메사부(12A)를 형성한다.(제2c도).
다음, 에칭이 수행되어 반도체 기판의 메사부(11B)를 부분적으로 노출하는 홈(12B)를 형성하여서 전류통로를 형성한다(제2d도).
그 다음, 0.2㎛ 두께의 p-형 Al0.41Ga0.59As로 이루어진 하부 클래드층(13), 0.15㎛ 두께의 P-형 Al0.31Ga0.69As로 이루어진 광 도파로층(14), 0.06㎛ 두께의 P-형 또는 N-형 Al0.08Ga0.92As로 이루어진 활성층(15), N-형 Al0.41Ga0.59As로 이루어진 제1 상부 클래드층(16) 및 N-형 Al0.15Ga0.85As로 이루어진 산화 방지층(17)이 액상 에피택셜 방법에 의해 연속적으로 형성된다(제2e도).
다음, 에칭이 수행되어 제 1 도의 영역(22 및 23)에 해당하는 출사면(emitting facet) 근방에서 산화 방지층(17), 제1 상부 클래드층(16) 및 활성층(15)를 부분적으로 제거시킨다(제2f도).
그 다음, N-형 Al0.41Ga0.59As로 이루어진 제2 상부 클래드층(18) 및 N-형 GaAs로 이루어진 저항성 접촉층(19)는 유기 금속 가상결정성장법(MOCVD)에 의해 연속적으로 형성된다.
상부 금속 전극(21) 및 하부 금속 전극(20)이 형성된 후, 이와 같이 형성된 웨이퍼(wafer)는 절개되어 거울표면(25 및 26)(제 1 도 참조)을 갖고 있는 반도체 레이저 소자를 제공한다.
이 구성에서, 클래드층(13)은 홈(12B)의 외부에 얇게 형성되므로 광도파로층(14)를 따라 유도되는 레이저 광선이 전류 저지층(12)내로 관통하여 손실을 입는다. 이것은 결과적으로 홈(12B) 바로 위의 모드 한정(mode confinement)을 발생하고 접합면에 평행한 도파로를 제공한다. 이 도파로는 그 도파 메카니즘에 의해 복소 굴절률 도파로(complex index guide)로 분류된다.
레이저 다이오드를 실제로 사용하기 위해 필수적인 안정한 단일 횡 모드 동작은 일반적으로 도파로의 폭 W를 특정치로 제한함으로써 달성된다. 이 특정치는 종래 기술의 복소 굴절률 도파로에 대하여 약 5㎛인데, 도파로의 폭은 홈(12B)의 폭과 동일하다.
이 제한 내에서, W는 가능한 한 넓게 설계된다. 왜냐하면 레이저 다이오드로부터의 최대 유효 출력이 W에 비례하기 때문이다. 포토레지스트 마스크(photoresist mask)를 통한 종래의 에칭 기술에 의한 홈(12B) 제조시에 약 1㎛의 최대 폭-오차를 고려하면, W의 설계값은 결국 4㎛이다.
이 종래의 에칭 기술은 또한 제2f도에서 밝힌 바와 같이 창영역 제조에도 사용된다. 이 에칭은 활성층(15)와 광도파로층(14) 사이의 인터페이스에서 정확히 중지해야 한다. 그렇지 않으면, 상당한 흡수가 창 내에 남아있거나[언더에칭(underetching)의 경우], 창 내의 얇은 광도파로층과 내부 영역 내의 두꺼운 광도파로층 사이의 감결합(decoupling)에 의해 야기되는 광산란(optical scattering)은 횡 모드를 열화시킨다(오버에칭의 경우).
창을 구성하기에는 에칭의 정확도가 충분히 높지 않기 때문에, 이 종래의 창 구조, 즉 종래의 에칭 기술에 의해 제조되는 도파로 및 창이 모두 대량 생산에 적합하지 않다는 결론이다.
제 3 도는 제 2 의 종래의 창 구조 반도체 레이저 소자의 사시도인데, 점선으로 도시된 부분이 부분적으로 절단되어 있다. 이 구조는 "1985, 순기 오우요우 브쯔리 각까이 고우엔 요꼬우슈, 30P-ZB-10(1985년, 일본 응용 물리학회 및 관련학회, 제32차 춘계 대회, 강연 예고집 30p-ZB-10)"에 기술되어 있다.
이 레이저 소자에서는, 활성층(34)는 N-형 Al0.25Ga0.75As층으로 이루어진 하부 광도파로층(33) 및 P-형 Al0.25Ga0.75As층으로 이루어진 상부 광도파로층(35)로 샌드위치된다. 이 층들은 다시 P-형 Al0.3Ga0.7As층으로 이루어진 상부 클래드층(36) 및 N-형 Al0.3Ga0.7As로 이루어진 하부 클래드층(32)로 샌드위치된다. 상부 클래드층 위에 폭 w의 스트라이프형 개구부(stripe shape opening)를 갖는 SiO2로 이루어진 산화물층(37)이 제공되어서 상부 전극으로부터 주입되는 구동 전류는 이 개구부 바로 아래에 한정된다.
활성층(34)는 P-형 GaAs로 이루어진 8nm 두께의 우물층(well) 및 Al0.2Ga0.8As로 이루어진 12nm 두께의 장벽층(barrier)으로 된 5개의 적층을 포함하는 다중 양자 우물층(multi quantum well ; MQW) 구조를 갖고 있다. 산화물 마스크(37)의 개구의 바로 외부에 배치되고 제 3 도의 해치 라인(hatched line)으로 도시된 영역(38)에서, III족 원자의 고상내 상호 확산이 아연 확산중에 증진하기 때문에 아연이 확산되고 활성층(34)의 MQW 구조가 무질서해진다. 이 무질서한(또는 상호 확산되는) MQW는 산화물 마스크(37)의 개구 바로 아래에 정렬된 MQW 보다 작은 굴절률 및 넓은 밴드 갭(band gap)을 갖고 있다. 그러므로, 폭 W의 실효 굴절률이 거울 근방의 창과 마찬가지로 형성된다.
종래 기술의 실효 굴절률 도파로에서, 도파로 폭 W는 단일 횡 모드 동작을 달성하기 위해 약 2㎛ 보다 작아야 한다. 그러나, 횡방향 아연 확산의 정확도가 너무 떨어져 2㎛ 미만의 도파로 폭은 거의 실현될 수 없다. 그러므로, 이 종래의 제2 창 구조도 또한 대량 생산에 부적합하다.
그러므로, 본 발명의 목적은 스트라이프 폭이 안정한 단일 횡 모드 동작을 달성시키기에 충분한 정확도로 제어될 수 있고 비현실적인 정확도의 제조 공정을 필요로 하지 않고 창이 형성되는 창 구조 반도체 레이저 소자의 제조 방법을 제공하려는 것이다.
이 발명의 목적은 대량 생산에 적합한 반도체 레이저 소자의 제조 방법을 제공하려는 것이다.
이 발명의 또 다른 목적은 대량 생산에 적합한 반도체 레이저 소자를 제공하려는 것이다.
이 목적을 달성하기 위해, 이 발명은 III-V족 반도체 물질로 이루어진 제1 및 제2 캐리어 한정층에 의하여 샌드위치된 제1 밴드갭 에너지를 갖고 있는 III-V족 반도체 물질로 이루어진 활성층, 이 활성층과 제1 및 제2 거울면 간에 상호 동작하는 레이저 공진기(resonator)를 형성하는 제1 및 제2 거울면, 활성층의 밴드 갭 에너지를 증대함으로써 형성되는 거울면 근방의 창 영역, 활성층을 활성화시키기 위해 제1 및 제2 전극 사이에 전원 전압을 인가하는 제1 및 제2 전극, 및 선정된(predetermined) 폭으로 제1 및 제2 전극층들 사이에 매립된 스트라이프 구조의 광도파로층을 포함하는 반도체 레이저 소자의 개량된 제조 방법을 제공하고, 이 개량된 방법은 에칭에 의해 도파로의 폭을 결정하는 단계, 및 제1 캐리어 한정 층, 제2 캐리어 한정층과 활성층 사이의 III족 원자의 고상내 상호 확산을 야기시킴으로써 창 영역을 형성하는 단계를 포함하고 있다.
도면은 이 발명의 실시예를 도시하고, 상세한 설명과 함께 이 발명의 원리를 설명한다. 이제 도면을 참조하면 도면에서, 동일하거나 대응하는 부분에는 동일한 참조번호를 붙인다.
이 발명을 도면들을 참조하여 설명한다. 이 도면들에서는, 1개의 반도체 레이저 소자에 대응하는 부분만을 설명하기 용이하게 도시하였다. 제4a도 내지 제4g도는 이 발명의 제 1 실시예를 설명하기 위한 사시도이다.
이 발명의 제 1 실시예에서는, P-형 GaAs로 이루어진 반도체 기판(41)이 준비되고, 그것의 주 표면이 부분적으로 에칭되어 제4a도에 도시된 바와 같은 약 1㎛ 높이의 메사부(41A)를 형성하게 된다.
다음, N-형 GaAs로 이루어진 전류 저지층(42)은 액상 에피택셜 방법에 의해 반도체 기판(41)상에 형성된다(제4b도). 액상 에피택셜 방법의 특성 때문에, 메사부(41A)로 인한 요철에도 불구하고 평탄한 표면이 반도체 기판상에 형성된다.
그 다음, 에칭이 수행되어 (44)로 도시된 바와 같이 부분적으로 메사부를 노출하게 된다. 이렇게 하여, 약 4㎛ 폭의 홈(43)이 형성된다. 이 에칭 공정에서, 홈(43)이 형성되며 (44)로 도시한 것 같이 메사부(41A)를 부분적으로 노출시키게 되어 후에 형성되는 층에 대한 전류 통로를 확정하게 된다(제4c도).
다음, P-형 Al0.40Ga0.60As 하부 클래드층(45), P-형 Al0.35Ga0.65As 광도파로층(46), P-형 Al0.12Ga0.88As 활성층(47), N-형 Al0.35Ga0.65As 상부 클래드층(48) 및 N-형 GaAs 저항성 접촉층(49)는 액상 에피택셜 방법에 의해 연속으로 형성된다. P-형 Al0.35Ga0.65As층(46)의 밴드 갭 에너지 및 N-형 Al0.35Ga0.65As층(48)의 밴드 갭 에너지가 활성층(47)의 에너지보다 크기 때문에, 이 층들은 활성층(47)에 대하여 캐리어 한정층으로 작용한다. 홈 외부의 이들 층(45,46,47,48 및 49)의 두께는 각각 0.2㎛, 0.1㎛, 0.06㎛, 2.0㎛ 및 1.0㎛이다. 홈내의 층(45 및 46)의 두께는 각각 1.5㎛ 및 0.3㎛이다(제4d도).
그다음, SiO2층은 스퍼터링(sputtering)에 의해 저항성 접촉층(49)상에 형성된다. SiO2층은 부분적으로 에칭되어 패턴 SiO2층(50)을 형성한다. 다음, 저항성 접촉층(49)는 마스크 층으로서 패턴 SiO2층(50)을 사용하여 에칭된다(제4f도).
다음, 확산 마스크로서 SiO2(50)을 사용하여 아연이 주입되며, 아연 확산 영역(51)을 형성한다(제4f도). 아연을 확산시키기 위해, 500℃에서 약 1시간 동안 어닐링(annealing) 처리가 수행된다. 아연 확산 영역(51)에서는, III족 원자의 고상내 상호 확산이 층들(46,47 및 48) 사이에서 발생한다. 이 결과, 활성층(47)의 조성은 원래 조성의 Al0.12Ga0.88As로부터 AlxGa1-xAs로 변화한다. x는 0.12와 0.4 사이이고, 경험적으로 약 0.2이다. Al비의 증가에 따라, 아연 확산 영역에서의 활성층(47)의 밴드 갭 에너지는 보다 크게 되고 활성층 영역은 레이저 비임에 대하여 투명하다. 이렇게 하여 창이 형성된다.
그다음, SiO2층(50)은 에칭에 의해 제거되고, 상부 금속층(53) 및 하부 금속층(52)가 형성된다. 전극에는 활성층(47)을 활성화시키기 위해 전원 전압이 인가된다. 이와 같이, 형성된 웨이퍼는 절개되어 반도체 레이저 소자를 구성하는 데, 이는 아연 확산층에 배치된 결정 단부면에 의해 정해지는 거울면(54 및 55)를 갖고 있다(제4g도). 거울면은 활성층(47)과 상호 동작하는 레이저 공진기를 형성한다.
이 실시예에서는, 스트라이프 또는 홈(43)의 폭 W는 에칭에 의해 정해진다. 에칭을 사용하는 크기(dimension)의 제어가 확산과 비교하여 보다 용이하기 때문에, 고정확도의 스트라이프 구조를 달성할 수 있다. 아연의 확산은 창 구조를 형성시키기 위해서만 사용된다. 그러므로, 아연의 횡방향 확산이 레이저 특성에서 그리 중요하지 않다.
제5a도 내지 제5f도는 이 발명의 제2실시예를 설명하기 위한 사시도이다.
제 2 실시예에서, 하부 클래드층으로서 작용하는 N-형 Al0.40Ga0.60As층(62), 활성층으로서 작용하는 P-형 Al0.12Ga0.88As층(63), 제1 상부 클래드층으로서 작용하는 P-형 Al0.40Ga0.60As층(64) 및 전류 저지층으로서 작용하는 N-형 Al0.40Ga0.60As층(65)는 MOCVD 방법에 의해 N-형 GaAs의 반도체 기판(61)상에 연속으로 형성된다.
N-형 Al0.40Ga0.60As층(62) 및 P-형 Al0.40Ga0.60As층(64)의 밴드 갭 에너지가 활성층(63)의 에너지보다 크기 때문에, 이 층들은 활성층(63)에 대하여 캐리어 한정층으로서 작용한다. 이들 층(62,63,64 및 65)의 두께는 각각 1.5㎛, 0.05㎛, 0.3㎛ 및 0.9㎛이다(제5a도).
다음, 산화물층, 예를 들어 SiO2층은 스퍼터링에 의해 층(65)상에 형성되고 부분적으로 에칭되어 패턴 SiO2층(66)을 형성한다(제5b도).
그 다음, 확산 마스크로서 패턴 SiO2층(66)을 사용하여 아연 확산이 수행되어 아연 확산 영역(67)을 형성한다(제5c도). 이 확산에서는, III족 원자의 고상내 상호 확산이 활성층(63), 하부 클래드층(62) 및 제1 상부 클래드층(64) 사이에서 수행된다. 이 결과, 활성층(63)의 조성은 Al0.12Ga0.88As로부터 AlxGa1-xAs로 변화한다. x는 0.12와 0.4 사이이고, 경험적으로 약 0.2이다. Al 비의 증가 때문에 밴드 갭 에너지가 증가되고 아연으로 확산되는 활성층은 레이저 비임에 대하여 투명해진다. 이렇게 하여 창이 형성된다.
다음, 패턴 SiO2층(66)은 에칭에 의해 제거되고, (W로 도시된) 1㎛ 폭의 홈(68)이 에칭에 의해 형성된다(제5d도). 이 에칭 공정에서, 홈(68)이 형성되며 클래드층(64)를 부분적으로 노출시키게 되어 후에 형성되는 층에 대한 전류 통로를 확정하게 된다.
그 다음, 광도파로층으로 작용하는 P-형 Al0.20Ga0.80As층(69), 제2 상부 클래드층으로 작용하는 P-형 Al0.40Ga0.60As층(70) 및 저항성 접촉층으로 작용하는 P-형 GaAs층(71)이 MOCVD 방법에 의해 연속적으로 형성된다(제5e도). 이 층들(69,70 및 71)의 두께는 각각 0.2㎛, 1.5㎛ 및 2.0㎛이다.
다음, 상부 전극층(72) 및 하부 전극층(73)이 형성된다. 이와 같이, 형성된 웨이퍼는 반도체 기판(61)의 표면과 수직인 거울면(74 및 75)를 갖고 있는 반도체 레이저 소자를 구성하게 된다(제5f도). 거울면은 활성층(63)과 상호동작하는 레이저 공진기를 형성한다.
이 실시예에서, 스트라이프 구조는 홈(68)상의 반도체 층으로 구성된다. 즉, 스트라이프 넓이 W는 에칭에 의해 정해진다. 그러므로, 스트라이프 구조의 정확도는 확산 기술을 사용하는 종래의 방법과 비교하여 보다 정밀하다.
제6a도 내지 제6f도는 이 발명의 제 3 실시예를 설명하기 위한 사시도이다. 이 실시예에서, 하부 클래드층으로 작용하는 N-형 Al0.40Ga0.60As층(82), 활성층으로 작용하는 P-형 Al0.12Ga0.88As층(83), 및 상부 클래드층으로 작용하는 P-형 Al0.40Ga0.60As층(84)가 MOCVD 방법에 의해 N-형 GaAs 반도체 기판(81)상에 연속으로 형성된다. N-형 Al0.40Ga0.60As층(82) 및 P-형 Al0.40Ga0.60As층(84)의 밴드 갭 에너지가 활성층(83)의 에너지보다 크기 때문에, 이 층들은 활성층(83)에 대하여 캐리어 한정층으로 작용한다. 이들 층(82,83 및 84)의 두께는 각각 1.5㎛, 0.05㎛ 및 1.7㎛이다(제6a도).
다음, SiO2층은 스퍼터링에 의해 상부 클래드층(84)상에 형성된다. SiO2층은 패턴화되어 패턴 SiO2층(85)를 형성한다. 상부 클래드층(84)는 에칭 마스크층으로서 패턴 SiO2층(85)를 사용하여 부분적으로 에칭된다(제6b도). 이 에칭에 의해, 메사부(84A)가 형성된다. 메사부(84A)의 높이는 1.5㎛이고 바닥에서의 폭 W는 3.5㎛이다.
그 다음, 아연을 포함하는 p-형 GaAs층(87) 및 N-형 GaAs층(88)은 마스크 층으로서 SiO2층(85)를 사용하여 MOCVD 방법에 의해 클래드층(84)상에 연속적으로 형성된다(제6c도).
다음, 500℃에서 1시간동안 열처리가 수행되어 층(89)로부터 활성층(83) 및 하부 클래드층(82)로의 아연확산에 의해(빗금이 쳐진) 아연 확산 영역(89)이 형성된다(제6d도). 아연 확산 영역(89)에서는, III족 원자의 고상내 상호 확산이 발생한다. 이 결과, 활성층(83)의 조성은 확산전의 Al0.12Ga0.88As로부터 AlxGa1-xAs로 변화한다. x는 0.12와 0.4 사이에 있고 경험적으로 약 0.2이다. Al 비의 증가때문에, 활성층은 레이저 비임에 대해 투명해진다. 이렇게 하여, 창 구조가 형성된다.
다음, SiO2층(85)는 에칭에 의해 제거되고, 저항성 접촉층으로 작용하는 P-형 GaAs층(90)이 MOCVD 방법에 의해 층(88) 및 메사부(84A)상에 형성된다(제6e도).
상부 전극층(92) 및 하부 전극층(91)이 형성된 후, 이와 같이 형성된 웨이퍼는 절개되어 거울 면(93 및 94)를 갖고 있는 반도체 레이저 소자를 구성하게 된다.(제6f도). 거울면들은 활성층(83)과 상호동작하는 레이저 공진기를 형성한다.
이 실시예에서, 스트라이프 구조의 폭 W는 제6b도에 도시된 바와 같이 에칭공정을 사용하여 메사부(84A)를 형성할 때에 결정된다. 그러므로, 스트라이프 구조의 정확도는 확산에 의해 스트라이프 폭을 결정하는 종래의 방법과 비교하여 상당히 개량된 것이다. 이 실시예에서는, 아연은 클래드층(87)로부터 아연의 확산 공정중에 횡방향으로 약간 확산된다. 그러나, 아연 확산이 층(87) 및 활성층(83) 사이의 근방에서만 수행되기 때문에, 아연의 횡방향 확산량은 무시할 수 있다.
상기 실시예에서, 아연은 Al 및 Ga 원자의 상호확산을 촉진시키도록 사용된다. 그러나, III-V족 반도체 층 내의 도너(donor) 또는 억셉터(acceptor)로 작용하는 한, 다른 원자 종류, 예를 들어, Cd, Si, Se 및 Mg을 사용할 수 있다. 즉, P-형 AlxGa1-xAs층에서는, As 결핍 분위기에서 어닐링에 의해 상호확산이 촉진된다. 반면에, N-형 AlxGa1-xAs 층의 경우에는 As 과잉 분위기에서 상호확산이 촉진된다[1988년 8월 15일, D. G. Dep.에 의한 응용 물리학지(Journal of Applied Physics), 제64권, 제 4 호, 1838페이지 참조].
또한, AlxGa1-xAs 이외의 어떠한 III-V족 반도체 층도 사용될 수 있다.
이 발명은 특정 실시예에 대하여 기술되어 왔다. 그러나, 이 발명의 원리에 근거를 둔 다른 실시예도 본 분야에서 통상의 기술을 가진자에게는 자명한 것이어야 하며 그와 같은 실시예는 특허청구의 범위에 의해 커버되도록 하려한다.
또한, 본 발명의 청구 범위의 각 구성 요건에 병기한 도면의 참조부호는 본 발명의 이해를 용이하게 하기 위한 것이며, 본 발명의 기술적 범위를 도면에 도시한 실시예로 한정하고자 하는 의도로서 병기한 것이 아니다.
Claims (10)
- III-V족 반도체 물질로 이루어진 제1 및 제2 캐리어 한정층으로 샌드위치된 제1 밴드 갭 에너지를 갖고 있는 III-V족 반도체 물질로 이루어진 활성층, 상기 활성층과 상호동작하는 제1 및 제2 거울면들 사이에 레이저 공진기를 형성하는 제1 및 제2 거울면, 상기 활성층의 밴드, 갭 에너지를 증대함으로써 형성되는 거울면 근방의 창 영역, 상기 활성층을 활성화시키기 위해 제1 및 제2 전극 사이에 전원 전압이 인가되는 제1 및 제2 전극, 및 선정된 폭으로 제1 및 제2 전극층들 사이에 매립된 스트라이프 구조의 광도파로층을 포함하는 반도체 레이저 소자의 개량된 제조 방법에 있어서, 에칭에 의해 도파로층의 폭을 결정하는 단계, 및 제1 캐리어 한정층, 제2 캐리어 한정층 및 활성층 사이의 III족 원자의 상호 확산을 야기시킴으로써 창 영역을 형성하는 단계를 포함하는 것을 특징으로 하는방법.
- 제 1 항에 있어서, 상기 창 영역을 형성하는 단계가 상기 창 영역을 형성하도록 아연을 확산하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 도파로 폭을 결정하는 단계가, 주 표면을 갖고 있는 반도체 기판(41,42,61,65)를 준비하는 단계, 에칭에 의해 상기 기판의 주 표면 내의 홈(43,68)을 형성하는 단계, 및 III-V족 반도체 층(45,87)로 홈을 채우는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 도파로 폭을 결정하는 단계가, 주 표면을 갖고 있는 반도체 기판(81)을 준비하는 단계, 상기 주 표면상에 상기 제1 캐리어 한정층(82)를 형성하는 단계, 상기 제1 캐리어 한정층상에 상기 활성층(83)을 형성하는 단계, 상기 활성층상에 상기 제2 캐리어 한정층(84)를 형성하는 단계, 및 메사부(84A)를 형성하도록 부분적으로 상기 제2 캐리어 한정층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 아연 확산 단계가, 상기 제2 캐리어 한정층상에 마스크층(50,66)을 형성하는 단계, 및 확산 마스크로서 상기 마스크층을 사용하여 상기 활성층, 및 제1 및 제2 캐리어 한정층내로 아연을 확산하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 아연 확산 단계가, 상기 제2 캐리어 한정층상에 아연을 포함하는 층(87)을 형성하는 단계, 및 상기 아연 함유층으로부터 상기 활성층 및 상기 제1 캐리어 한정층으로 아연을 확산하는 단계를 포함하는 것을 특징으로 하는 방법.
- 반도체 기판(41)을 준비하는 단계, 부분적으로 기판을 에칭하여 메사부(41A)를 형성하는 단계, 상기 메사부를 덮으므로써 평평한 표면을 형성하도록 제1 반도체 층(42)를 형성하는 단계, 상기 제1 반도체층 및 상기 메사부를 부분적으로 에칭하여 선정된 폭을 갖는 홈(43)을 형성하는 단계, 상기 홈을 채우기 위해 제1 밴드 갭 에너지를 갖는 제2 반도체 층(45,46)을 형성하는 단계, 제1 밴드 갭 에너지보다 작은 제2 밴드 갭 에너지를 갖는 제3 반도체 층(47)을 형성하는 단계, 상기 제3 반도체 층상에 제2 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖는 제4 반도체 층(48)을 형성하는 단계, 상기 제4 반도체 층상에 마스크 층(49,50)을 형성하는 단계, 확산 마스크로서 상기 마스크 층을 사용하여 상기 제 2 층(46), 상기 제 3 층(47) 및 상기 제 4 층(48)내로 불순물을 확산하여 불순물 확산 영역(51)을 형성하는 단계, 불순물 확산 영역(51)에 대응하는 부분에서 상기 반도체 기판을 절개하여 거울면을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
- III-V족 반도체로 이루어진 반도체 기판(61)을 준비하는 단계, III-V족 반도체로 이루어지고, 제1 밴드 갭 에너지를 갖는 제1 반도체 층(62)를 형성하는 단계, 상기 제1 밴드 갭 에너지보다 작은 제2 밴드 갭 에너지를 갖고, III-V족 반도체로 이루어진 제2 반도체층(63)을 형성하는 단계, 상기 제2 밴드 갭 에너지보다 큰 제3 밴드 갭 에너지를 갖고, III-V족 반도체로 이루어진 제3 반도체층(64)를 형성하는 단계, III-V족 반도체로 이루어지고, 제4 밴드 갭 에너지를 갖는 제4 반도체층(65)를 형성하는 단계, 상기 제 4 층 상에 산화물층(66)을 형성하는 단계, 특정 형태로 상기 산화물층을 패턴화하는 단계, 확산 마스크로서 상기 패턴화 산화물층을 사용하여 제1, 제2, 제3 및 제 4 층 내로 불순물을 확산하여 불순물 확산 영역(67)을 형성하는 단계, 상기 패턴화된 산화물층을 제거하는 단계, 상기 불순물로 확산된 영역들 사이에 배치된 홈(68)을 형성하기 위해 제3 및 제4 반도체층을 에칭하는 단계, III-V족 반도체로 이루어진 제6 반도체층(67,70,71)로 홈을 채우는 단계, 및 불순물 확산 영역에 대응하는 부분에서 상기 반도체 기판을 절개하여 거울면을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
- 제1 도전형의 반도체 기판(81)을 준비하는 단계, 제1 밴드 갭 에너지를 갖는, 상기 제1 도전형의 제1 III-V족 반도체 층(82)를 형성하는 단계, 상기 제1 밴드 갭 에너지보다 작은 제2 밴드 갭 에너지를 갖는, 제2 도전형의 제2 III-V족 반도체층(83)을 형성하는 단계, 상기 제2 밴드 갭 에너지보다 큰 제3 밴드 갭 에너지를 갖는, 상기 제2 반도체 층상에 제2 도전형의 제3 III-V족 반도체층(84)를 형성하는 단계, 메사부(84A)를 형성하기 위해 제3 반도체층(84)를 에칭하는 단계, 선정된 도전형의 불순물을 포함하는 제4 반도체층(87)을 형성하는 단계, 제4 반도체층 상에 제5 반도체층(88)을 형성하는 단계, 상기 제2 층에 상기 제4 반도체층(87) 내의 불순물을 확산시켜 상기 메사부 주위에 무질서한 부분을 형성하는 단계, 상기 제5 반도체층상에 상기 제2 도전형의 제6 반도체층(90)을 형성하는 단계, 및 상기 무질서한 부분에 대응하는 부분에서 상기 기판을 절개하는 단계를 포함하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
- III-V족 반도체 물질로 이루어진 제1 캐리어 한정층(46,62,82)및 제2 캐리어 한정층(48,64,84)로 샌드위치된 제1 밴드갭 에너지를 갖는 III-V족 반도체 물질로 이루어진 활성층(47,63,83), 상기 활성층과 상호동작하는 제1 및 제2 거울면 사이에 레이저 공진기를 형성하는 제1 거울면(54,74,93) 및 제2 거울면(55,75,94), 상기 제1 캐리어 한정층, 상기 제2 캐리어 한정층 및 상기 활성층 사이에 III족 원자의 고상내 상호확산을 야기시킴으로써 형성되는 거울면 근방의 창 영역(51,67,89), 상기 활성층을 활성화시키기 위해 제1 및 제2 전극 사이에 전원 전압이 인가되는 제1 전극(52,72,91), 및 제2 전극(53,73,92), 및 에칭에 의해 결정되는 특정 폭을 갖고 제1 및 제2 전극층들 사이에 매립된 스트라이프 구조의 광도파로층(43,68,84A)를 포함하는 것을 특징으로 하는 반도체 레이저 소자.
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