KR940009399B1 - d.c.차단 캐패시터 회로 및 직접 변환 수신기 - Google Patents

Abstract

내용 없음.

Description

d.c.차단 캐패시터 회로 및 직접 변환 수신기

제1도는 본 발명의 제1실시예의 개략 회로 다이어그램 및 그것의 등가회로도.

제2도는 본 발명의 제2실시예를 포함하는 직접 변환수신기의 블록 다이어그램.

제3도는 본 발명의 제3실시예의 개략 회로 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

10,36,38 : 연산증폭기 24 : 단일체 소자

26 : 핀 28,30 : d.c.차단 캐패시터 회로

40 : 위상 시프터 42 : 복조기

본 발명은 배타적이진 않으나 집적 회로에 응용을 갖고 있는 d.c.차단 캐패시터회로에 관한 것이며, 특히 집적된 직접 변환 수신기에 관한 것이다.

공지된 d.c.차단 캐패시터 회로는 캐패시터가 입력에 연결되어 있는 증폭기를 포함하며, 상기 입력은 저항을 통하여 기준 전압점에 결합되어 있다. 동작중 저주파수 신호가 캐패시터가 연결되어 있는 신호 입력단자에 인가될 때, 캐패시터는 개방회로로 동작하며 상기 회로의 이득이 0이 되도록 d.c.를 차단한다. 역으로 고주파수에서 캐패시터가 단락회로와 같이 동작할 때 이득은 증폭기의 정격 이득이 된다. 단일체 소자로 집적됐을 때 이러한 회로의 단점은 긴 시정수가 요구될 때 캐패시터는 큰 값을 가져야 하며, 집적되기에 불편하다는 것이다. 그러므로 두 개의 핀은 외부 성분이 단일체 소자와 같은 특히 아나로그회로를 동작시킬 때, 핀수는 중요한 인자가 되기 때문에 외부연결을 위한 요구물을 줄이는 것은 회로 설계자에게 중요하다.

본 발명의 목적은 d.c.차단 캐패시터 회로를 집적시킬 때 요구되는 핀의 숫자를 감소시키는 것이다.

본 발명에 따르면, 반전입력과, 비반전입력과 출력을 갖고 있는 연산 증폭기와, 신호 입력과 반전 입력사이에 결합된 제1저항수단과, 출력과 반전 입력 사이에 결합된 제2저항수단과, 신호 입력과 비반전 입력 사이에 결합된 제3저항수단과, 비반전 입력과 제1기준전압점 사이에 결합된 제4저항수단을 구비하며, 제2저항수단의 값과 제1저항수단의 값의 비율이 제4저항수단의 값과 제3저항수단의 값의 비율이 실제로 똑같으며, 캐패시터가 비반전 입력과 제2기준전압점 사이에 결합되어 있는 d.c.차단 캐패시터 회로가 제공되어 있다.

제1 및 제3저항수단이 실제로 같은 기준값을 갖는 것이 바람직하다면, 제2 및 제4저항수단도 실제로 똑같은 저항값을 갖는다.

본 발명의 한 실시예에서, 연산 증폭기와 제1, 2, 3 및 4저항수단은 같은 단일체 소자에 집적되어 있다. 캐패시터는 연산 증폭기의 비반전 입력에 결합된 핀과 핀을 포함하는 기준 전압점 사이에 연결되어 있다.

따라서, 핀 하나의 절약은 공지된 회로와 비교하여 성취된다.

본 발명의 또 하나의 실시예에서, 연산 증폭기와 제1, 2 및 3저항수단은 똑같은 단일체 소자에 집적되어 있다. 제4저항수단과 캐패시터는 상기 소자의 외부에 있다. 그러한 실시예는 집적용 소자의 상당한 면적을 차지하는 고값을 갖는 제4저항수단의 경우에 특히 유용하다. 따라서 핀 하나 뿐만 아니라 칩 면적도 절약된다.

소자를 집적시킬 때 제1 내지 4저항수단 중 적어도 하나는 특정 저항수단을 이행시키는데 요구되는 면적이 절약되도록 전기적으로 시뮬레이트 된다.

본 발명은 또한 믹서와 연관된 한 쌍의 구형을 갖고 있는 직접 변환 수신기에 관한 것이며, 상기 수신기로 부터의 신호 통로는 각각 본 발명에 따라 만들어진 적어도 하나의 d.c.차단 캐패시터 회로를 구비한다.

본 발명은 도면을 참조로 상세히 설명될 것이다. 도면에서 대응하는 참조 번호는 같은 특징을 지시하는데 사용되었다.

제1도에 도시된 왼편 회로는 반전입력과, 비반전 입력 및 출력을 갖는 연산 증폭기(10)를 포함한다. 값 R₁과 R₁′를 갖고 있는 저항 12, 14는 입력(16)과 증폭기(10)의 비반전 입력 사이에 각각 결합되어 있다. 값 R₂의 저항(18)은 증폭기 출력과 반전 입력 사이에 궤환 저항으로서 결합되어 있다. 값 R₂′를 갖는 저항(20)은 Vref에 있는 기준 전압점과 증폭기(10)의 비반전 입력 사이에 연결되어 있다. 캐패시터(22)는 또 하나의 기준 전압점, 예로, 접지와 증폭기(10)의 비반전 입력 사이에 연결되어 있다. 제1도에 도시된 회로를 집적 회로로서 이행시키는 경우에, 연산 증폭기(10)와 저항 12, 14, 18 및 20은 단일체 소자(24)의 부분을 포함하며, 캐패시터(22)는 소자(24)의 외부에 있으며 핀(26)에 연결되어 있다. 저항 12, 14, 18, 20의 값을 선택할 때, 하나의 기준을 저항 R₂′와 R₁′의 비가 저항 R₂와 R₁의 비와 실제로 같아야만 하는 것이다. 특정 실시예에서, R₁과 R₁′가 같고, R₂와 R₂′가 같게 만드는 것은 쉽다.

신호 펄스 동작중에 d.c. 오프셋은 입력(16)에 나타나며, Vref는 점(19)에 인가되며, 출력, Vout은 신호 펄스 Vref를 포함한다. d.c. 오프셋의 차단은 다음과 같이 설명된다. 비반전 입력과 접지 사이에 캐패시터(22)를 연결시키므로써 저주파수(d.c.를 포함)에서 캐패시터(22)는 개방 회로로 동작한다. 그런 경우에, 비반전 입력은 저항(14 및 20)으로써 형성된 분압기의 결과로 입력 신호(Vref에 관하여)의 부분을 수신한다. 연산 증폭기(10)는 반전 및 비반전 입력이 같은 전위로 유지되도록 동작한다. 저항(12, 18)이 저항(14, 20)과 똑같은 비율이기 때문에, 증폭기는 Vref와 같은 Vout을 유지시켜야 한다. 결과적으로 Vout은 d.c. 및 저주파수 입력에 의해 영향받지 않는다. 고주파수의 경우에서는 캐패시터(22)는 비반전 입력이 효과적으로 접지되도록 단락회로로 동작한다. 고주파수 신호가 연관되어 있는 한, 제1도 왼쪽의 증폭기 회로는 R₂/R₁에 의해 결정된 이득을 갖는 정격 반전 증폭기로 배치된다.

상기 회로의 전반적인 실행이 반전 증폭기의 입력에 연결된 캐패시터와 입력에서 접지까지 연결된 저항을 갖는 반전 증폭기와 같다. 그러나 명세서의 서두에서 설명되었듯이, 캐패시터는 두 개의 핀을 필요로 한다.

제2도에 도시된 d.c.차단 캐패시터 회로(30)는 저항(20)과 캐패시터(22)가 Vref에 연결되어 있는 것을 제외하고는 제1도의 왼쪽에 있는 회로와 실제로 같다. Vref연결은 정상적으로 유효하며 d.c.차단 캐패시터 회로의 임의 숫자에 의해 분할될 수 있다.

회로(30)는 믹서(32, 34)와 연관된 구형을 구비한 직접 변환 수신기에 연결되어 있으며, 믹서(32, 34)의 출력은 증폭기(36, 38)에 각각 연결되어 있다. 고역 필터로서 효과적으로 동작하는 d.c.차단 캐패시터 회로(28, 30)는 증폭기(36, 38)의 출력에 각각 연결되어 있다. 회로(30)로 부터의 신호는 위상 시프터(40)에서 TT/2만큼 위상 시프트되며, 그 후에 각 통로에서의 신호는 복조기(42)에 인가된다.

제3도는 캐패시터(22)와 저항(20)이 오프-칩이며, 핀(26)에 연결되어 있는 본 발명에 따른 또 하나의 실시예를 보여준다. 오프-칩이 되는 이들 성분의 장점은 저항(20)이 높은 값을 때 실제적인 칩 면적이 절약된다는 것이다.

저항(12, 14)이 완전히 부합된다면 d.c. 오프셋의 제거가 완전해진다. 그러나 잘못된 부합은 오프셋 전압의 미부합의 정도에 관한 작은 분열이 출력까지 연장된다는 것을 의미한다.

단일체 소자의 부분으로서 도시된 회로를 이행시킬 때, 저항(12, 14, 18 및 20) 중에 하나 또는 그 이상의 저항은 발산된 저항 또는 전기적으로 시뮬레이트된 저항을 포함한다. 높은 값의 저항에 대하여 그들 중 하나 또는 그 이상을 전기적으로 시뮬레이트시키는 것은 칩면적을 절약하는 관점에서 유익한 것이다.

Claims (6)

1. 반전 입력과, 비반전 입력과 출력을 갖고 있는 연산 증폭기와, 신호 입력과 반전 입력 사이에 결합된 제1저항수단과, 출력과 반전 입력 사이에 결합된 제2저항수단과, 신호 입력과 비반전 입력 사이에 결합된 제3저항수단과, 비반전 입력과 제1기준전압점 사이에 결합된 제4저항수단을 구비하며, 제2저항수단의 값과 제1저항수단의 값의 비율이 제4저항수단의 값과 제3저항수단의 값의 비율과 실제로 똑같으며, 캐패시터가 비반전 입력과 제2기준전압점 사이에 결합되어 있는 것을 특징으로 하는 d.c.차단 캐패시터 회로.
2. 제1항에 있어서, 제1 및 제3저항수단이 실제로 똑같은 저항 값을 갖고 있으며, 제2 및 제4저항수단 역시 똑같은 저항 값을 갖고 있는 것을 특징으로 하는 d.c.차단 캐패시터 회로.
3. 제1항 또는 제2항에 있어서, 제1 및 제2기준전압점이 똑같은 전압인 것을 특징으로 하는 d.c.차단 캐패시터 회로.
4. 제1항 또는 제2항에 있어서, 연산 증폭기와 제1, 제2, 제3 및 제4저항수단이 똑같은 단일체 소자에 집적되어 있으며, 캐패시터가 소자상의 핀에 연결되어 있는 것을 특징으로 하는 d.c.차단 캐패시터 회로.
5. 제1항 또는 제2항에 있어서, 연산 증폭기와 제1, 제2 및 제3저항수단이 똑같은 단일체 소자에 집적되며, 제4저항수단과 캐패시터가 단일체 소자의 똑같은 핀에 연결되어 있는 것을 특징으로 하는 d.c.차단 캐패시터 회로.
6. 제4항에 있어서, 제1, 제2, 제3 및 제4저항수단 중 적어도 하나가 전기적으로 시뮬레이트되어 있는 것을 특징으로 하는 d.c.차단 캐패시터 회로.

Images