JPS62219814A - スイツチング回路 - Google Patents
スイツチング回路Info
- Publication number
- JPS62219814A JPS62219814A JP6293186A JP6293186A JPS62219814A JP S62219814 A JPS62219814 A JP S62219814A JP 6293186 A JP6293186 A JP 6293186A JP 6293186 A JP6293186 A JP 6293186A JP S62219814 A JPS62219814 A JP S62219814A
- Authority
- JP
- Japan
- Prior art keywords
- input
- switching element
- resistor
- electrical switching
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002955 isolation Methods 0.000 abstract description 8
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は電気的スイッチング回路において、アイソレー
ジ冒ンを上げるためにオペレージ璽ナル・アンプの同相
除去特性を利用し、高アイル−シ薯ン及び信号増幅を可
能にしたスイッチング回路である。
ジ冒ンを上げるためにオペレージ璽ナル・アンプの同相
除去特性を利用し、高アイル−シ薯ン及び信号増幅を可
能にしたスイッチング回路である。
本発明は電気的スイッチング回路に関する。
電気的スイッチング回路はＯＦＦ時の高アイソレージ、
ン、ＯＮ時の低抵抗値が要求される。
ン、ＯＮ時の低抵抗値が要求される。
従来のスイッチング回路は、ＯＦＦ時のアイソレージ田
ンを高めろため、単に電気的スイッチング素子な縦続に
接続する方式が考えられている。
ンを高めろため、単に電気的スイッチング素子な縦続に
接続する方式が考えられている。
上述の従来の電気的スイッチング素子を縦続に接続する
回路では、電気的スイッチング素子σ）ＯＮ抵抗による
信号レベルの＃Ｃ哀、インピーダンスの不整合等の欠点
を生じる。
回路では、電気的スイッチング素子σ）ＯＮ抵抗による
信号レベルの＃Ｃ哀、インピーダンスの不整合等の欠点
を生じる。
よって本発明はＯＦＦ時のアイソレージ３ンが高＜（１
）時の＃狭量が低く、かつインピーダンスの不整合を生
じない電気的スイッチング素子を提供することを目的と
する。
）時の＃狭量が低く、かつインピーダンスの不整合を生
じない電気的スイッチング素子を提供することを目的と
する。
本発明は例えば図に示されるように、入力端子１から入
力される入力信号ケ、演算増幅器６０２つの入力端子に
、それぞれ第１の電気的スイッチング素子（ＳＷＩ）２
と第１の入力抵抗（Ｒｉｌ）、第２の電気的スイッチン
グ素子（ＳＷ２）３と第２の入力抵抗（Ｒ１２）を介し
て印加し、該第１の入力抵抗４の他端と出力端子の間に
第１の帰還抵抗（Ｒｆｌ）７を、該第２の入力抵抗５の
他−一準電位との間に第２の帰還抵抗（Ｒｆ２）８ｙ接
続し、第２の電気的スイッチング素子３にスイッチング
信号（ＳＷ ＣＮＴ）’に印加することにより、入力端
子１から入力された信号をスイッチングして出力端子９
へ出力するよう構成している。
力される入力信号ケ、演算増幅器６０２つの入力端子に
、それぞれ第１の電気的スイッチング素子（ＳＷＩ）２
と第１の入力抵抗（Ｒｉｌ）、第２の電気的スイッチン
グ素子（ＳＷ２）３と第２の入力抵抗（Ｒ１２）を介し
て印加し、該第１の入力抵抗４の他端と出力端子の間に
第１の帰還抵抗（Ｒｆｌ）７を、該第２の入力抵抗５の
他−一準電位との間に第２の帰還抵抗（Ｒｆ２）８ｙ接
続し、第２の電気的スイッチング素子３にスイッチング
信号（ＳＷ ＣＮＴ）’に印加することにより、入力端
子１から入力された信号をスイッチングして出力端子９
へ出力するよう構成している。
第１及び第２の電気的スイッチング素子２，３な同じ特
性のものを使用すると、ｍｌ及び第２の電気的スイッチ
ング素子２，３が共にＯＮのときは演算増幅器６の２つ
の入力端子に同じ信号が印加されるため、出力は０とな
る。第２の電気的スイッチング回路３を０ＦＦＫすると
演算増幅器６の一万の入力端子のみに信号が印加されろ
ため、この信号が増幅されて出力される。よって第２の
電気的スイッチング素子を０Ｎ１０ＦＦすることＫより
信号をＯＦ Ｆｌｏ Ｎすることができる。
性のものを使用すると、ｍｌ及び第２の電気的スイッチ
ング素子２，３が共にＯＮのときは演算増幅器６の２つ
の入力端子に同じ信号が印加されるため、出力は０とな
る。第２の電気的スイッチング回路３を０ＦＦＫすると
演算増幅器６の一万の入力端子のみに信号が印加されろ
ため、この信号が増幅されて出力される。よって第２の
電気的スイッチング素子を０Ｎ１０ＦＦすることＫより
信号をＯＦ Ｆｌｏ Ｎすることができる。
図は本発明の実施例を示す図である。
演算増幅器６の負入力端子には第１の電気的スイッチン
グ素子（ＳＷＩ）２と第、１の入力抵抗（Ｒ１））４を
介して入力信号が印加され、正入力端子には第２の電気
的スイッチング素子（ＳＷ２）３と第２の入力抵抗（Ｒ
１２）５な介して入力信号が印加され℃いる。更に該負
入力端子と出力端子の間に第１の帰還抵抗（Ｒｆｌ）７
が、該正入力端子と基準電位の間に第２の帰還抵抗（Ｒ
ｆ２）８が接続されている。
グ素子（ＳＷＩ）２と第、１の入力抵抗（Ｒ１））４を
介して入力信号が印加され、正入力端子には第２の電気
的スイッチング素子（ＳＷ２）３と第２の入力抵抗（Ｒ
１２）５な介して入力信号が印加され℃いる。更に該負
入力端子と出力端子の間に第１の帰還抵抗（Ｒｆｌ）７
が、該正入力端子と基準電位の間に第２の帰還抵抗（Ｒ
ｆ２）８が接続されている。
ＷＪｌ及び第２の電気的スイッチング素子２，３は同じ
特性を有し、第１の電気的スイッチング素子２は常時Ｏ
Ｎであり、第２のスイッチング素子３がＯＮのときのイ
ンピーダンスの整合をとっている。
特性を有し、第１の電気的スイッチング素子２は常時Ｏ
Ｎであり、第２のスイッチング素子３がＯＮのときのイ
ンピーダンスの整合をとっている。
ここで、第１及び第２の電気的スイッチング素子２，３
のＯＮ抵抗なｒｇとすると、第２の電気的スイッチング
素子３をＯＦＦとしたときの信号増幅みＧは となり、第２の電気的スイッチング素子をＯＮとのとき
、演算増幅器６の負入力端子と正入力端子に同相振幅の
信号が入力されるため、入力信号は出力端子に現われな
い。そして、そのアイソレージ田ンは該演算増幅器６の
同相除去比と同程度になる。
のＯＮ抵抗なｒｇとすると、第２の電気的スイッチング
素子３をＯＦＦとしたときの信号増幅みＧは となり、第２の電気的スイッチング素子をＯＮとのとき
、演算増幅器６の負入力端子と正入力端子に同相振幅の
信号が入力されるため、入力信号は出力端子に現われな
い。そして、そのアイソレージ田ンは該演算増幅器６の
同相除去比と同程度になる。
以上説明したように１本発明のスイッチング回路によれ
ば演算増幅器を使用しているため減衰量（あるいは利得
）を抵抗により刺整することができるとともに、演算増
幅器の同相除去比と同程度のアイソレージ冒ン特性とな
るため、精度のよい素子を用いることにより十分高いア
イソレージ冒ン特性を得ることができ、又、同じ特性の
電気的スイッチング素子を用いているためインピーダン
スの不整合を生じることのないスイッチング回路を得る
ことができる。
ば演算増幅器を使用しているため減衰量（あるいは利得
）を抵抗により刺整することができるとともに、演算増
幅器の同相除去比と同程度のアイソレージ冒ン特性とな
るため、精度のよい素子を用いることにより十分高いア
イソレージ冒ン特性を得ることができ、又、同じ特性の
電気的スイッチング素子を用いているためインピーダン
スの不整合を生じることのないスイッチング回路を得る
ことができる。
図は本発明の笑施例な示す図であり、１はスカ端子、２
および３は第１および第２の電気的スイッチング素子、
４および５は第１および第２の入力抵抗、６は演算増幅
器、７および８は第１および第２の帰還抵抗、９は出力
端子をそれぞれ示す。 本尼β目の雷施イ列
および３は第１および第２の電気的スイッチング素子、
４および５は第１および第２の入力抵抗、６は演算増幅
器、７および８は第１および第２の帰還抵抗、９は出力
端子をそれぞれ示す。 本尼β目の雷施イ列
Claims (1)
- 【特許請求の範囲】 入力端子（１）より入力される信号を印加される第１の
電気的スイッチング素子（２）および第２の電気的スイ
ッチング素子（３）と、 該第１および第２の電気的スイッチング素子（２、３）
の出力にそれぞれ一端を接続された第１の抵抗（４）お
よび第２の抵抗（５）と、 該第１および第２の抵抗（４、５）の他端にそれぞれ第
１および第２の入力端子を接続された演算増幅器（６）
と、 該第１の入力端子と出力端子との間に接続された第１の
帰還抵抗（７）と、 該第２の入力端子と基準電位との間に接続された第２の
帰還抵抗（８）とを有し、 該第２の電気的スイッチング素子をＯＮ／ＯＦＦするこ
とにより、入力端子（１）より入力された信号をＯＦＦ
／ＯＮして出力端子（９）へ出力することを特徴とする
スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293186A JPS62219814A (ja) | 1986-03-20 | 1986-03-20 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293186A JPS62219814A (ja) | 1986-03-20 | 1986-03-20 | スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219814A true JPS62219814A (ja) | 1987-09-28 |
Family
ID=13214521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293186A Pending JPS62219814A (ja) | 1986-03-20 | 1986-03-20 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260933A (ja) * | 1989-03-31 | 1990-10-23 | Fujitsu Ltd | 疑似同期検出方式 |
-
1986
- 1986-03-20 JP JP6293186A patent/JPS62219814A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260933A (ja) * | 1989-03-31 | 1990-10-23 | Fujitsu Ltd | 疑似同期検出方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940009399B1 (ko) | d.c.차단 캐패시터 회로 및 직접 변환 수신기 | |
| JPH0226883B2 (ja) | ||
| US5070305A (en) | Device for converting unbalanced analog electric signals into fully differential signals | |
| US4462003A (en) | Variable gain amplifier | |
| JPH02174414A (ja) | 半導体集積回路装置 | |
| US4818951A (en) | Gain control or multiplier circuits | |
| JPS62219814A (ja) | スイツチング回路 | |
| JPS642285B2 (ja) | ||
| JPS60236509A (ja) | 差動可変増幅回路 | |
| US4074215A (en) | Stable gyrator network for simularity inductance | |
| JPH0527282B2 (ja) | ||
| JPH0610409Y2 (ja) | 電源回路 | |
| JPH10173464A (ja) | ステップアッテネータ | |
| SU625301A1 (ru) | Каскодный усилитель | |
| JPH039391Y2 (ja) | ||
| JP3854118B2 (ja) | 複合電子回路 | |
| JPH0630426B2 (ja) | 利得可変回路 | |
| JPS5896420A (ja) | 半導体スイツチ回路 | |
| JPS6149508A (ja) | 増幅回路 | |
| JPS63294113A (ja) | ヒステリシスコンパレ−タ | |
| JPS581852B2 (ja) | デンアツセイギヨガタカヘンテイコウゲンスイキ | |
| JPS6161286B2 (ja) | ||
| JPH0290762A (ja) | 防側音回路 | |
| JPH0380706A (ja) | 演算増幅器 | |
| JPS6259485B2 (ja) |