JP3854118B2 - 複合電子回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、通信機、計測器、家電製品、医療機器等における増幅回路又は各種制御回路において用いられる、低雑音の低ドリフト・広帯域の複合電子回路に関するものである。
【０００２】
【従来の技術】
通信機、計測器等において、例えば、実用新案登録第２５５６９８７号（第１図）に示されるような、低ドリフトの演算増幅器と広帯域特性をもつ演算増幅器（ＯＰ−ＡＭＰ）とを組み合わせた複合電子回路が用いられている場合がある。このような複合電子回路は、「コンポジット回路」と呼ばれることもある。
【０００３】
従来のこの種のコンポジット回路を増幅回路に適用した複合増幅回路の代表的な構成図を図２に示す。
図２の複合増幅回路は、低ドリフト増幅器（ＯＰ−ＡＭＰ；ＩＣ）Ｕ１１と広帯域増幅器（ＯＰ−ＡＭＰ；ＩＣ）Ｕ１２とを縦続し、前段の低ドリフト増幅器Ｕ１１で入力信号の低周波領域の信号成分を増幅し、後段の広帯域増幅器Ｕ１２で高周波領域の信号成分を増幅し、それを回路全体の出力信号にすることにより、両演算増幅器Ｕ１１，Ｕ１２の良い点を合わせ持つ増幅回路を実現している。
【０００４】
低ドリフト増幅器Ｕ１１の負極性入力端子は、抵抗器Ｒ１１，Ｒ１３を介して入力信号電圧源Ｖｉｎに接続され、その正極性入力端子は、抵抗器Ｒ１４を介してアース線Ｅ１１に接続されている。また、低ドリフト増幅器Ｕ１１から出力される信号がコンデンサＣ１１を介してその負極性入力端子に帰還されるようになっている。
広帯域増幅器Ｕ１２は、低ドリフト増幅器Ｕ１１の出力信号がそのまま正極性端子に入力される。その負極性端子は抵抗器Ｒ１５を介してアース線Ｅ１２に接続されている。
また、広帯域増幅器Ｕ１２から出力される信号は分岐されてその一方の分岐信号が出力端子Ｖoutから出力され、他方の分岐信号が抵抗器Ｒ１２及びコンデンサＣ１２を介してその負極性入力端子に帰還されるようになっている。さらに、その他方の分岐信号が、抵抗器Ｒ１３を介して低ドリフト増幅器Ｕ１１の負極性入力端子に帰還されるようになっている。
【０００５】
【発明が解決しようとする課題】
一般に、広帯域増幅器Ｕ１２は、雑音を含みやすくなるため雑音特性が悪い。また、広帯域増幅器Ｕ１２から低ドリフト増幅器Ｕ１１への帰還量β１は、以下の式より求められる。
β１＝(R11//R13//R15)/(R11//R13//R15＋R12）
ここで、「R11//R13//R15」は、Ｒ１１，Ｒ１３，Ｒ１５の並列抵抗値、即ち、１／（１／Ｒ１１＋１／Ｒ１３＋１／Ｒ１５）により表される値である。
従って、広帯域増幅器Ｕ１２の入力換算電圧雑音は、１／β１（＝Ｒ１２／（R11//R13//R15）＋１＝Ｇｎ）となり、非常に大きな雑音が演算増幅器Ｕ１２から出力される場合がある。このような雑音を減らすためには、抵抗器Ｒ１１，Ｒ１３，Ｒ１５の値をできるだけ大きい値に選定して上記のβ１の数値を大きくすることが考えられる。しかし、そうすると、今度は前段の低ドリフト増幅器Ｕ１１の入力換算電流雑音による影響が無視できなくなるため、抵抗器Ｒ１１，Ｒ１３については、その値を任意に大きくすることはできない。
【０００６】
一般に、この種の複合増幅回路に用いられる演算増幅器（ＯＰ−ＡＭＰ；ＩＣ）における入力換算電流雑音と入力換算電圧雑音との関係は、図３に示したノイズモデル、すなわち、入力換算電流雑音Ｉｎ１，Ｉｎ２及び入力換算電圧雑音Ｅｎを含むモデルで表される。入力換算電流雑音Ｉｎ１，２は、Ａ／ｓｑｒｔ（Ｈｚ）、入力換算電圧雑音Ｅｎは、Ｖ／ｓｑｒｔ（Ｈｚ）で表されるものである。
【０００７】
本発明は、このような入力換算電圧雑音及び入力換算電流雑音の影響を低減させて雑音特性を改善することができる、複合電子回路を提供することを、その課題とするものである。
【０００８】
【課題を解決するための手段】
本発明は、従来のコンポジット回路のような複合電子回路の各演算増幅器の入力構成及びその周辺の回路構成を変えるだけで、雑音特性を改善することができる仕組みを提案するものである。
より具体的に説明すれば、それぞれハイ・インピーダンス入力の一対の入力端子を備えた第１演算増幅器を入力段に配し、さらに、それぞれハイ・インピーダンス入力の一対の入力端子を備えた第２演算増幅器を前記第１演算増幅器の出力側に縦続してなる複合電子回路であって、前記第１演算増幅器は、その一方の入力端子が第１抵抗器を介して接地され且つその出力端子と前記一方の入力端子とが容量性素子を介して接続されており、前記第１演算増幅器の他方の入力端子には、外部からの入力信号が、当該入力信号に対して前記第１抵抗器と同一抵抗値となる第２抵抗器を介して入力されるように構成されており、前記第２演算増幅器は、前記第１演算増幅器の他方の入力端子と同じ極性の他方の入力端子が接地されており、前記第２演算増幅器の一方の入力端子には、前記第１演算増幅器から出力される信号が入力されており、前記第２演算増幅器の出力信号は、第３抵抗器及び容量性素子を介して当該第２演算増幅器の前記一方の入力端子に入力され且つ前記第３抵抗器を介して前記第１演算増幅器の前記他方の入力端子に帰還されるように構成されていることを特徴とする。
「ハイ・インピーダンス入力」とは、その入力側からみて理想的には無限大のインピーダンスとなる状態をいう。
【００１０】
本発明の他の複合電子回路は、それぞれハイ・インピーダンス入力となる正極性入力端子と負極性入力端子とを備えた複数の演算増幅器を縦続してなる複合電子回路である。
この複合電子回路は、前段の演算増幅器の負極性入力端子が第１抵抗器を介して接地され且つその出力端子と前記負極性入力端子とが容量性素子を介して接続されており、前段の演算増幅器の正極性入力端子には、外部からの入力信号が、当該入力信号に対して前記第１抵抗器と同一抵抗値となる第２抵抗器を介して入力されるように構成されており、後段の演算増幅器の正極性入力端子が接地されており、後段の演算増幅器の負極性入力端子には、前記前段の演算増幅器から出力される信号が入力されている。
また、後段の演算増幅器の出力信号は、第３抵抗器及び容量性素子を介して当該後段の演算増幅器の負極性入力端子に入力され且つ前記第３抵抗器を介して前記前段の演算増幅器の正極性入力端子に帰還されるように構成されている。
【００１１】
【発明の実施の形態】
以下、本発明の複合電子回路を増幅回路に適用し、複合増幅回路とした場合の実施形態を説明する。
この実施形態の複合増幅回路は、図１に示すように、それぞれハイ・インピーダンス入力の一対の入力端子(正極性入力端子、負極性入力端子）を備えた低ドリフト増幅器Ｕ１と広帯域増幅器Ｕ２とを抵抗器Ｒ５を介して縦続して成る。
低ドリフト増幅器Ｕ１は、低周波域の信号成分を増幅する演算増幅器（ＯＰ−ＡＭＰ；ＩＣ）であり、広帯域増幅器Ｕ２は高周波域、すなわち低ドリフト増幅器Ｕ１が増幅する信号成分よりも高い周波数帯域の信号成分を増幅する演算増幅器（ＯＰ−ＡＭＰ；ＩＣ）である。
【００１２】
低ドリフト増幅器Ｕ１の正極性入力端子は、抵抗器Ｒ１，Ｒ３を介して入力信号電圧源Ｖｉｎに接続され、その負極性入力端子は、抵抗器Ｒ４を介してアース線Ｅ１に接続される。また、低ドリフト増幅器Ｕ１から出力される信号はコンデンサＣ１を介してその負極性入力端子に帰還される。このコンデンサＣ１は、低ドリフト増幅器Ｕ１周辺の回路キャパシタンスとして作用するものである。
なお、低ドリフト増幅器Ｕ１の両入力のバイアス電流による誤差を無くすため、好ましくは、抵抗器Ｒ３と抵抗器Ｒ４の抵抗値との値を、入力信号に対して同一の値となるようにする。
【００１３】
広帯域増幅器Ｕ２から出力される信号は分岐されてその一方の分岐信号が出力端子Ｖoutから出力され、他方の分岐信号が抵抗器Ｒ２及びコンデンサＣ２を介してその負極性入力端子に帰還される。コンデンサＣ２は、広帯域増幅器Ｕ２周辺の回路キャパシタンスとして作用する。
広帯域増幅器Ｕ２の正極性入力端子はアース線Ｅ２に接続されている。
さらに、低ドリフト増幅器Ｕ１から出力され、抵抗器Ｒ５及びコンデンサＣ２を経た信号と、広帯域増幅器Ｕ２から出力され、抵抗器Ｒ２を経た信号は、抵抗器Ｒ３を介して低ドリフト増幅器Ｕ１の正極性入力端子に帰還されるようになっている。
【００１４】
このように構成される複合増幅回路では、電圧源Ｖinからの入力信号と広帯域増幅器Ｕ２からの分岐出力信号とが低ドリフト増幅器Ｕ１の正極性入力端子に入力される。この正極性入力端子はハイ・インピーダンスなので、電圧源Ｖｉｎから見た抵抗器Ｒ１−抵抗器Ｒ３−低ドリフト増幅器Ｕ１への入力は、ハイ・インピーダンス入力となる。
【００１５】
従来例である図２と対比すると、従来の複合増幅回路の場合、演算増幅器Ｕ１１の出力端子と負極性端子との間にはコンデンサＣ１１が存在して帰還路が形成されている。一般に演算増幅器（ＯＰ-ＡＭＰ）の出力端子のインピーダンスは、理想的には０Ωであり、実際にこの種の複合増幅回路で使用する演算増幅器Ｕ１、Ｕ１１でも極めて低インピーダンスである。よって、図２に示す構成の場合には、演算増幅器Ｕ１１の負極性入力端子における入力インピーダンスはコンデンサＣ１１が支配的となる。この場合の入力インピーダンスは、演算増幅器Ｕ１１の負極性入力端子の入力インピーダンスとコンデンサＣ１１の入力インピーダンスとを並列にしたものとして計算できるが、演算増幅器Ｕ１１の負極性入力端子の入力インピーダンスはハイ・インピーダンスなので無視することが出来る。コンデンサＣ１１はハイ・インピーダンスではないことから、演算増幅器Ｕ１１では、ハイ・インピーダンス入力とはならない。
【００１６】
上記のように、低ドリフト増幅器Ｕ１がハイ・インピーダンス入力になることから、広帯域増幅器Ｕ２から低ドリフト増幅器Ｕ２への出力信号の帰還量β２は、図２の構成の場合に比べて非常に大きくなる（大きくすることができる）。帰還量β２は、以下の式で求められる。
【００１７】
β２＝（Ｒ１／／Ｒ５）／（Ｒ１／／Ｒ５＋Ｒ２）
従って、広帯域増幅器Ｕ２の入力換算電圧雑音は、１／β２の値（＝Ｒ２／（Ｒ１／／Ｒ５）＋１）が小さくなることから、抵抗器Ｒ３による影響をなくすことができる。
これにより、抵抗器Ｒ３の抵抗値を任意に選定することが可能となり、入力換算電圧雑音及び入力換算電流雑音を低減させた複合増幅回路を実現できるようになる。
【００１８】
なお、本実施形態では、便宜上、図２に示したものと同様の低ドリフト増幅器と広帯域増幅器を用いて複合増幅回路を構成した場合の例を示したが、本発明は、ハイ・インピーダンス入力の一対の入力端子を備えた演算増幅器を入力段に配してなる複合電子回路全般に適用が可能なものであり、本実施形態の例に限定されない。
要は、その演算増幅器の一方の入力端子が抵抗器を介して接地され且つその出力端子と一方の入力端子とが容量性素子を介して接続されており、他方の入力端子には入力信号が抵抗器を介して入力されるように構成されていれば、回路全体の雑音特性の改善が可能になる。
【００１９】
低雑音となるこのような複合電子回路は、特に高精度を要求される機器、例えば、医療用機器の制御回路（検波回路）等にも適用が可能なものである。
【００２０】
【発明の効果】
以上の説明から明らかなように、本発明の複合電子回路によれば、従来の複合電子回路に比べて、演算増幅器の入力換算電圧雑音及び入力換算電流雑音の影響を抑制することができるので、雑音特性を改善することができる。
【図面の簡単な説明】
【図１】本発明を適用した複合増幅回路の実施形態を示す図である。
【図２】従来の複合増幅回路を示す図である。
【図３】一般的な演算増幅器のノイズモデルの一例を表す図である。
【符号の説明】
Ｕ１，１１ 低ドリフト増幅器
Ｕ２，１２ 広帯域増幅器
Ｒ１〜５，１１〜１５ 抵抗器
Ｃ１，２，１１，１２ コンデンサ
Ｅ１，Ｅ２，Ｅ１１，Ｅ１２ アース線
Ｖｉｎ 入力信号の電圧源
【発明の属する技術分野】
本発明は、通信機、計測器、家電製品、医療機器等における増幅回路又は各種制御回路において用いられる、低雑音の低ドリフト・広帯域の複合電子回路に関するものである。
【０００２】
【従来の技術】
通信機、計測器等において、例えば、実用新案登録第２５５６９８７号（第１図）に示されるような、低ドリフトの演算増幅器と広帯域特性をもつ演算増幅器（ＯＰ−ＡＭＰ）とを組み合わせた複合電子回路が用いられている場合がある。このような複合電子回路は、「コンポジット回路」と呼ばれることもある。
【０００３】
従来のこの種のコンポジット回路を増幅回路に適用した複合増幅回路の代表的な構成図を図２に示す。
図２の複合増幅回路は、低ドリフト増幅器（ＯＰ−ＡＭＰ；ＩＣ）Ｕ１１と広帯域増幅器（ＯＰ−ＡＭＰ；ＩＣ）Ｕ１２とを縦続し、前段の低ドリフト増幅器Ｕ１１で入力信号の低周波領域の信号成分を増幅し、後段の広帯域増幅器Ｕ１２で高周波領域の信号成分を増幅し、それを回路全体の出力信号にすることにより、両演算増幅器Ｕ１１，Ｕ１２の良い点を合わせ持つ増幅回路を実現している。
【０００４】
低ドリフト増幅器Ｕ１１の負極性入力端子は、抵抗器Ｒ１１，Ｒ１３を介して入力信号電圧源Ｖｉｎに接続され、その正極性入力端子は、抵抗器Ｒ１４を介してアース線Ｅ１１に接続されている。また、低ドリフト増幅器Ｕ１１から出力される信号がコンデンサＣ１１を介してその負極性入力端子に帰還されるようになっている。
広帯域増幅器Ｕ１２は、低ドリフト増幅器Ｕ１１の出力信号がそのまま正極性端子に入力される。その負極性端子は抵抗器Ｒ１５を介してアース線Ｅ１２に接続されている。
また、広帯域増幅器Ｕ１２から出力される信号は分岐されてその一方の分岐信号が出力端子Ｖoutから出力され、他方の分岐信号が抵抗器Ｒ１２及びコンデンサＣ１２を介してその負極性入力端子に帰還されるようになっている。さらに、その他方の分岐信号が、抵抗器Ｒ１３を介して低ドリフト増幅器Ｕ１１の負極性入力端子に帰還されるようになっている。
【０００５】
【発明が解決しようとする課題】
一般に、広帯域増幅器Ｕ１２は、雑音を含みやすくなるため雑音特性が悪い。また、広帯域増幅器Ｕ１２から低ドリフト増幅器Ｕ１１への帰還量β１は、以下の式より求められる。
β１＝(R11//R13//R15)/(R11//R13//R15＋R12）
ここで、「R11//R13//R15」は、Ｒ１１，Ｒ１３，Ｒ１５の並列抵抗値、即ち、１／（１／Ｒ１１＋１／Ｒ１３＋１／Ｒ１５）により表される値である。
従って、広帯域増幅器Ｕ１２の入力換算電圧雑音は、１／β１（＝Ｒ１２／（R11//R13//R15）＋１＝Ｇｎ）となり、非常に大きな雑音が演算増幅器Ｕ１２から出力される場合がある。このような雑音を減らすためには、抵抗器Ｒ１１，Ｒ１３，Ｒ１５の値をできるだけ大きい値に選定して上記のβ１の数値を大きくすることが考えられる。しかし、そうすると、今度は前段の低ドリフト増幅器Ｕ１１の入力換算電流雑音による影響が無視できなくなるため、抵抗器Ｒ１１，Ｒ１３については、その値を任意に大きくすることはできない。
【０００６】
一般に、この種の複合増幅回路に用いられる演算増幅器（ＯＰ−ＡＭＰ；ＩＣ）における入力換算電流雑音と入力換算電圧雑音との関係は、図３に示したノイズモデル、すなわち、入力換算電流雑音Ｉｎ１，Ｉｎ２及び入力換算電圧雑音Ｅｎを含むモデルで表される。入力換算電流雑音Ｉｎ１，２は、Ａ／ｓｑｒｔ（Ｈｚ）、入力換算電圧雑音Ｅｎは、Ｖ／ｓｑｒｔ（Ｈｚ）で表されるものである。
【０００７】
本発明は、このような入力換算電圧雑音及び入力換算電流雑音の影響を低減させて雑音特性を改善することができる、複合電子回路を提供することを、その課題とするものである。
【０００８】
【課題を解決するための手段】
本発明は、従来のコンポジット回路のような複合電子回路の各演算増幅器の入力構成及びその周辺の回路構成を変えるだけで、雑音特性を改善することができる仕組みを提案するものである。
より具体的に説明すれば、それぞれハイ・インピーダンス入力の一対の入力端子を備えた第１演算増幅器を入力段に配し、さらに、それぞれハイ・インピーダンス入力の一対の入力端子を備えた第２演算増幅器を前記第１演算増幅器の出力側に縦続してなる複合電子回路であって、前記第１演算増幅器は、その一方の入力端子が第１抵抗器を介して接地され且つその出力端子と前記一方の入力端子とが容量性素子を介して接続されており、前記第１演算増幅器の他方の入力端子には、外部からの入力信号が、当該入力信号に対して前記第１抵抗器と同一抵抗値となる第２抵抗器を介して入力されるように構成されており、前記第２演算増幅器は、前記第１演算増幅器の他方の入力端子と同じ極性の他方の入力端子が接地されており、前記第２演算増幅器の一方の入力端子には、前記第１演算増幅器から出力される信号が入力されており、前記第２演算増幅器の出力信号は、第３抵抗器及び容量性素子を介して当該第２演算増幅器の前記一方の入力端子に入力され且つ前記第３抵抗器を介して前記第１演算増幅器の前記他方の入力端子に帰還されるように構成されていることを特徴とする。
「ハイ・インピーダンス入力」とは、その入力側からみて理想的には無限大のインピーダンスとなる状態をいう。
【００１０】
本発明の他の複合電子回路は、それぞれハイ・インピーダンス入力となる正極性入力端子と負極性入力端子とを備えた複数の演算増幅器を縦続してなる複合電子回路である。
この複合電子回路は、前段の演算増幅器の負極性入力端子が第１抵抗器を介して接地され且つその出力端子と前記負極性入力端子とが容量性素子を介して接続されており、前段の演算増幅器の正極性入力端子には、外部からの入力信号が、当該入力信号に対して前記第１抵抗器と同一抵抗値となる第２抵抗器を介して入力されるように構成されており、後段の演算増幅器の正極性入力端子が接地されており、後段の演算増幅器の負極性入力端子には、前記前段の演算増幅器から出力される信号が入力されている。
また、後段の演算増幅器の出力信号は、第３抵抗器及び容量性素子を介して当該後段の演算増幅器の負極性入力端子に入力され且つ前記第３抵抗器を介して前記前段の演算増幅器の正極性入力端子に帰還されるように構成されている。
【００１１】
【発明の実施の形態】
以下、本発明の複合電子回路を増幅回路に適用し、複合増幅回路とした場合の実施形態を説明する。
この実施形態の複合増幅回路は、図１に示すように、それぞれハイ・インピーダンス入力の一対の入力端子(正極性入力端子、負極性入力端子）を備えた低ドリフト増幅器Ｕ１と広帯域増幅器Ｕ２とを抵抗器Ｒ５を介して縦続して成る。
低ドリフト増幅器Ｕ１は、低周波域の信号成分を増幅する演算増幅器（ＯＰ−ＡＭＰ；ＩＣ）であり、広帯域増幅器Ｕ２は高周波域、すなわち低ドリフト増幅器Ｕ１が増幅する信号成分よりも高い周波数帯域の信号成分を増幅する演算増幅器（ＯＰ−ＡＭＰ；ＩＣ）である。
【００１２】
低ドリフト増幅器Ｕ１の正極性入力端子は、抵抗器Ｒ１，Ｒ３を介して入力信号電圧源Ｖｉｎに接続され、その負極性入力端子は、抵抗器Ｒ４を介してアース線Ｅ１に接続される。また、低ドリフト増幅器Ｕ１から出力される信号はコンデンサＣ１を介してその負極性入力端子に帰還される。このコンデンサＣ１は、低ドリフト増幅器Ｕ１周辺の回路キャパシタンスとして作用するものである。
なお、低ドリフト増幅器Ｕ１の両入力のバイアス電流による誤差を無くすため、好ましくは、抵抗器Ｒ３と抵抗器Ｒ４の抵抗値との値を、入力信号に対して同一の値となるようにする。
【００１３】
広帯域増幅器Ｕ２から出力される信号は分岐されてその一方の分岐信号が出力端子Ｖoutから出力され、他方の分岐信号が抵抗器Ｒ２及びコンデンサＣ２を介してその負極性入力端子に帰還される。コンデンサＣ２は、広帯域増幅器Ｕ２周辺の回路キャパシタンスとして作用する。
広帯域増幅器Ｕ２の正極性入力端子はアース線Ｅ２に接続されている。
さらに、低ドリフト増幅器Ｕ１から出力され、抵抗器Ｒ５及びコンデンサＣ２を経た信号と、広帯域増幅器Ｕ２から出力され、抵抗器Ｒ２を経た信号は、抵抗器Ｒ３を介して低ドリフト増幅器Ｕ１の正極性入力端子に帰還されるようになっている。
【００１４】
このように構成される複合増幅回路では、電圧源Ｖinからの入力信号と広帯域増幅器Ｕ２からの分岐出力信号とが低ドリフト増幅器Ｕ１の正極性入力端子に入力される。この正極性入力端子はハイ・インピーダンスなので、電圧源Ｖｉｎから見た抵抗器Ｒ１−抵抗器Ｒ３−低ドリフト増幅器Ｕ１への入力は、ハイ・インピーダンス入力となる。
【００１５】
従来例である図２と対比すると、従来の複合増幅回路の場合、演算増幅器Ｕ１１の出力端子と負極性端子との間にはコンデンサＣ１１が存在して帰還路が形成されている。一般に演算増幅器（ＯＰ-ＡＭＰ）の出力端子のインピーダンスは、理想的には０Ωであり、実際にこの種の複合増幅回路で使用する演算増幅器Ｕ１、Ｕ１１でも極めて低インピーダンスである。よって、図２に示す構成の場合には、演算増幅器Ｕ１１の負極性入力端子における入力インピーダンスはコンデンサＣ１１が支配的となる。この場合の入力インピーダンスは、演算増幅器Ｕ１１の負極性入力端子の入力インピーダンスとコンデンサＣ１１の入力インピーダンスとを並列にしたものとして計算できるが、演算増幅器Ｕ１１の負極性入力端子の入力インピーダンスはハイ・インピーダンスなので無視することが出来る。コンデンサＣ１１はハイ・インピーダンスではないことから、演算増幅器Ｕ１１では、ハイ・インピーダンス入力とはならない。
【００１６】
上記のように、低ドリフト増幅器Ｕ１がハイ・インピーダンス入力になることから、広帯域増幅器Ｕ２から低ドリフト増幅器Ｕ２への出力信号の帰還量β２は、図２の構成の場合に比べて非常に大きくなる（大きくすることができる）。帰還量β２は、以下の式で求められる。
【００１７】
β２＝（Ｒ１／／Ｒ５）／（Ｒ１／／Ｒ５＋Ｒ２）
従って、広帯域増幅器Ｕ２の入力換算電圧雑音は、１／β２の値（＝Ｒ２／（Ｒ１／／Ｒ５）＋１）が小さくなることから、抵抗器Ｒ３による影響をなくすことができる。
これにより、抵抗器Ｒ３の抵抗値を任意に選定することが可能となり、入力換算電圧雑音及び入力換算電流雑音を低減させた複合増幅回路を実現できるようになる。
【００１８】
なお、本実施形態では、便宜上、図２に示したものと同様の低ドリフト増幅器と広帯域増幅器を用いて複合増幅回路を構成した場合の例を示したが、本発明は、ハイ・インピーダンス入力の一対の入力端子を備えた演算増幅器を入力段に配してなる複合電子回路全般に適用が可能なものであり、本実施形態の例に限定されない。
要は、その演算増幅器の一方の入力端子が抵抗器を介して接地され且つその出力端子と一方の入力端子とが容量性素子を介して接続されており、他方の入力端子には入力信号が抵抗器を介して入力されるように構成されていれば、回路全体の雑音特性の改善が可能になる。
【００１９】
低雑音となるこのような複合電子回路は、特に高精度を要求される機器、例えば、医療用機器の制御回路（検波回路）等にも適用が可能なものである。
【００２０】
【発明の効果】
以上の説明から明らかなように、本発明の複合電子回路によれば、従来の複合電子回路に比べて、演算増幅器の入力換算電圧雑音及び入力換算電流雑音の影響を抑制することができるので、雑音特性を改善することができる。
【図面の簡単な説明】
【図１】本発明を適用した複合増幅回路の実施形態を示す図である。
【図２】従来の複合増幅回路を示す図である。
【図３】一般的な演算増幅器のノイズモデルの一例を表す図である。
【符号の説明】
Ｕ１，１１ 低ドリフト増幅器
Ｕ２，１２ 広帯域増幅器
Ｒ１〜５，１１〜１５ 抵抗器
Ｃ１，２，１１，１２ コンデンサ
Ｅ１，Ｅ２，Ｅ１１，Ｅ１２ アース線
Ｖｉｎ 入力信号の電圧源
Claims (4)
- それぞれハイ・インピーダンス入力の一対の入力端子を備えた第１演算増幅器を入力段に配し、さらに、それぞれハイ・インピーダンス入力の一対の入力端子を備えた第２演算増幅器を前記第１演算増幅器の出力側に縦続してなる複合電子回路であって、
前記第１演算増幅器は、その一方の入力端子が第１抵抗器を介して接地され且つその出力端子と前記一方の入力端子とが容量性素子を介して接続されており、
前記第１演算増幅器の他方の入力端子には、外部からの入力信号が、当該入力信号に対して前記第１抵抗器と同一抵抗値となる第２抵抗器を介して入力されるように構成されており、
前記第２演算増幅器は、前記第１演算増幅器の他方の入力端子と同じ極性の他方の入力端子が接地されており、
前記第２演算増幅器の一方の入力端子には、前記第１演算増幅器から出力される信号が入力されており、
前記第２演算増幅器の出力信号は、第３抵抗器及び容量性素子を介して当該第２演算増幅器の前記一方の入力端子に入力され且つ前記第３抵抗器を介して前記第１演算増幅器の前記他方の入力端子に帰還されるように構成されていることを特徴とする、
複合電子回路。 - それぞれハイ・インピーダンス入力となる正極性入力端子と負極性入力端子とを備えた複数の演算増幅器を縦続してなる複合電子回路であって、
前段の演算増幅器の負極性入力端子が第１抵抗器を介して接地され且つその出力端子と前記負極性入力端子とが容量性素子を介して接続されており、
前段の演算増幅器の正極性入力端子には、外部からの入力信号が、当該入力信号に対して前記第１抵抗器と同一抵抗値となる第２抵抗器を介して入力されるように構成されており、
後段の演算増幅器の正極性入力端子が接地されており、
後段の演算増幅器の負極性入力端子には、前記前段の演算増幅器から出力される信号が入力されており、
後段の演算増幅器の出力信号は、第３抵抗器及び容量性素子を介して当該後段の演算増幅器の負極性入力端子に入力され且つ前記第３抵抗器を介して前記前段の演算増幅器の正極性入力端子に帰還されるように構成されていることを特徴とする、
複合電子回路。 - 前記前段の演算増幅器から出力される信号が、前記後段の演算増幅器からの信号成分の帰還量を定める第４抵抗器を介して当該後段の演算増幅器の負極性入力端子に入力されるように構成されていることを特徴とする、
請求項２記載の複合電子回路。 - 前記前段の演算増幅器が低周波域の信号成分を増幅する低ドリフト増幅器であり、
前記後段の演算増幅器が前記低ドリフト増幅器が増幅する信号成分よりも高い周波数帯域の信号成分を増幅する広帯域増幅器であることを特徴とする、
請求項２記載の複合電子回路。
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