KR940007285Y1 - Vme 인터페이스버스 메모리보드의 디램 사이클 아비트레이션 로직 - Google Patents

Vme 인터페이스버스 메모리보드의 디램 사이클 아비트레이션 로직 Download PDF

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Abstract

내용 없음.

Description

VME 인터페이스버스 메모리보드의 디램 사이클 아비트레이션 로직
제1도는 일반적 메모리보드를 포함한 전체 시스템의 구성도.
제2도는 종래 아비트레이션 로직의 구성도.
제3도는 본 고안의 아비트레이션 로직의 구성도.
제4도의 (a) 내지 (l)는 본 고안 아비트레이션 로직에 있어서, 리프레쉬요구가 없고, VME버스 억세스요구가 있는 경우에 대한 각부 파형도.
제5도의 (a) 내지 (m)는 본 고안 아비트레이션 로직에 있어서, 리프레쉬요구가 VME버스 억세스보다 먼저 들어온 경우의 각부 파형도.
제6도의 (a) 내지 (m)는 본 고안 아비트레이션 로직에 있어서, VME버스 억세스 후에 리프레쉬요구가 들어온 경우에 대한 각부 파형도.
제7도의 (a) 내지 (m)는 본 고안 아비트레이션 로직에 있어서, 리프레쉬요구가 있고, VME버스 액세스요구가 없는 경우에 대한 각부 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU보드 2 : 메모리보드
3 : 기타보드 4 : VME버스
11 : 리프레쉬 리퀘스트 로직 12 : VME버스 디코더
13 : 아비트레이션 로직 14,36 : 디램신호 발생로직
31 : 리프레쉬 클럭발생기 32,33 : 플릴플롭
34 : VME버스 디코더 35 : 프로그램 로직 어레이
NAND1: 낸드게이트 OR1: 오아게이트
DL1∼DL3: 지연부
본 고안은 디램 사이클의 아비트레이션(Arbitration)에 관한 것으로, 특히 VME(Versa Module Europa)버스를 이용한 메모리보드에서 액세스(Access)시간을 줄여 전체 시스템의 실행을 향상시키는데 적당하도록 한 VME 인터페이스버스 메모리보드의 디램 사이클 아비트레이션 로직에 관한 것이다.
일반적으로 메모리보드를 포함한 전체 시스템은 제1도에 도시된 바와같이, CPU보드(1)가 VME버스(4)를 통해 메모리보드(2) 및 기타보드(3)를 제어하게 되어 있다.
이와같은 시스템을 실행하기 위한 종래의 아비트레이션은 제2도에 도시된 바와같이, 리프레쉬 리퀘스트(Refresh Request) 로직(11)에서 리프레쉬 요구신호(REREQ)를 출력하고, VME버스 디커더(12)에서 어드레스신호(A31∼A22), 어드레스 모디파이어(Address Modifier) 신호(AM5∼AM0) 및 데이타 스트로브(Data Strobe) 신호(DS0) (DS1)를 수용하여 VME요구신호(VMREQ)를 출력한다. 이때 아비트레이션 로직(13)에서는 리프레쉬요구신호(REREQ) 및 VME요구신호(VMREQ) 및 VME인식신호(VMACK)를 출력하며, 이 리프레쉬 인식신호(RFACK) 및 VME인식신호(VMACK)를 디램신호 발생로직(14)에서 입력받아 디램에 필요한 로우(ROW) 어드레스신호(RAS), 칼럼 (Column) 어드레스신호(CAS) 및 라이트신호(WE)를 발생시키게 된다.
그런데 상기와 같은 종래의 아비트레이션 로직에 있어서는 VME버스디코더에서 어드레스신호, 모디파이어 신호 및 데이타 스트로브신호를 모두 사용하여 VME요구신호를 디코딩하므로 VME요구신호가 늦게 만들어지는 결함이 있었다.
즉, 데이타 스트로브신호가 액티브(Active)된 후 상당시간 경과 후에 아비트레이션이 이루어지므로 메모리 보드의 억세스타임의 늦어지게 되는 결함이 있었다.
본 고안은 이와같은 종래의 결함을 감안하여, 디램장치로 된 메모리 보드에서 리프레쉬와 정상 억세스 사이클간의 아비트레이션를 빠른 시간내에 수행함으로써 메모리보드의 억세스타임을 줄이도록 한 VME 인터페이스 메모리보드의 디램사이클 아비트레이션 로직을 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안 아비트레이션 로직의 구성도로서, 이에 도시한 바와같이 리프레쉬 클릭신호(RFCLK)를 발생하는 리프레쉬 클럭발생기(31)와, 상기 리프레쉬 클럭신호(REREQ)를 클럭신호로 입력받아 출력단자(Q)에 리프레쉬요구신호(REREQ)를 출력하는 플립플롭(32)과, 상기 리프레쉬 요구신호(REREQ)를 50ns 지연하여 지연 리프레쉬 요구신호(DRFREQ)로 출력하는 지연부(DL1)와, 데이타 스트로브신호(DS0), (DS1)를 낸드하여 제어신호(VDS)로 출력하는 낸드게이트(NAND1) 및 그 제어신호(VDS)를 30ns 지연하여 지연제어신호(VDS30)로 출력하는 지연부(DL2)와, 상기 제어신호(VDS)를 클럭신호로 입력받아 상기 리프레쉬요구신호(REREQ)를 리프레쉬신호(REF)로 출력하는 플립플롭(33)과, 어드레스신호(A31∼A22) 및 어드레쉬 모디파이어 신호(AM5-AM0)를 입력받아 VME선택신호(VMSEL)로 디코딩하는 VME버스 디코더(34)와, 로우 어드레스신호(RAS)를 40ns 및 60ns 지연하여 지연 로우 어드레스신호(RAS40), (RAS60)로 출력하는 지연부(DL3)와, 상기 지연 리프레쉬요구신호(DRFREQ), 리프레쉬신호(REF), 제어신호(VDS), 지연제어신호(VDS30), VME선택신호(VMSEL), 로우 어드레스신호(RAS) 및 지연 로우 어드레스(RAS40), (RAS60)를 입력받아 리프레쉬 인식신호(RFACK) 및 VME 인식신호(VMACK)를 발생하는 프로그램 로직 어레이(35)와, 상기 리프레쉬 인식신호(RFACK) 및 VME 인식신호(VMACK)를 입력받아 칼럼 어드레스신호(CAS), 상기 로우 어드레스신호(RAS) 및 라이트신호(WE)를 발생하는 디램신호 발생로직(36)과, 상기 리프레쉬 인식신호(RFACK) 및 상기 칼럼 어드레스신호(CAS)를 오아링하여 상기 플립플롭(33)의 프리세트단자(PR)에 리프레쉬 프리세트신호(RFACK)로 인가하는 오아게이트(OR1)로 구성한 것으로, 상기 리프레쉬 인식신호(RFPR)는 상기 플립플릅(32)에 클리어신호로 인가되고, 상기 플립플롭(32), (33)은 디(D)플립플롭이다. 이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.
리프레쉬 클럭발생기(31)로부터 약15ns 주기의 리프레쉬 클럭신호(RFCLK)가 발생되어 플립플롭(32)의 클럭단자(CK)에 인가되고, 이에따라 그 리프레쉬 클럭신호(RFCLK)의 상승에지에서 플릴플롭(32)이 클럭동작되어 그의 출력단자(Q)에 저전위의 리프레쉬요구신호(REREQ)가 출력되고, 이 리프레쉬요구신호(REREQ)는 50ns 지연용 지연부(DL1)를 통해 프로그램 로직 어레이(35)에 지연 리프레쉬요구신호(DRFREQ)로 전송됨과 아울러 리프레쉬요구신호(REREQ)는 낸드 게이트(NAND1)의 출력신호에 의해 클럭동작되는 플립플롭(33)을 통해 프로그램 로직 어레이(35)에 리프레쉬신호(REF)로 인가된다.
여기서 데이타 스트로브신호(DS0), (DS1)가 낸드게이트(NAND1)에서 조합되고, 이 낸드게이트(NAND1)의 출력신호는 상기 플립플롭(33)에 클럭신호로 인가됨과 아울러 프로그램 로직 어레이(35)에 제어신호(VDS)로 인가되고, 또한' 30ns 지연용 지연부(DL2)를 통해 30ns 지연되어 프로그램 로직 어레이(35)에 지연 제어신호(VDS30)로 인가된다.
또한, VME버스 디코더(34)에서는 어드레스신호(A31∼A22) 및 어드레스 모디파이어신호(AM5∼AM0)를 입력받아 디코딩하여 프로그램 로직 어레이(35)에 VME선택신호(VMSEL)를 인가하게 된다.
이와같이 하여 프로그램 로직 어레이(35)에서는 지연 리프레쉬 요구신호(DRFREQ), 리프레쉬신호(REF), 제어신호(VDS), (VDS30) 및 VME선택신호(VMSEL)를 수용하여 리프레쉬 인식신호(RFACK) 및 VME인식신호(VMACK)를 발생하게 되며, 이 리프레쉬 인식신호(RFACK) 및 VME인식신호(VMACK)가 디램신호 발생 로직(36)에 입력됨에 따라 로우 어드레스신호(RAS), 라이트신호(WE) 및 칼럼 어드레스신호(CAS)를 출력하게 된다.
여기서, 로우 어드레스신호(RAS)는 프로그램 로직 어레이(35)에 다시인가됨과 아울러 지연부(DL3)를 통해 각각 40ns, 60ns 지연되어 그 프로그램 로직 어레이(35)에 인가된다.
또한, 상기 리프레쉬 인식신호(RFACK)는 플립플롭(32)을 클리어함과 아울러 그 리프레쉬 인식신호(RFACK) 및 칼럼 어드레스신호(CAS)는 오아게이트(OR1)를 통해 플립플롭(33)을 프리세트시키게 된다.
이하, 적용되는 몇가지의 경우를 각각의 파형을 나타낸 제4도 내지 제7도의 의해 설명한다.
첫째, 리프레쉬요구가 없고, VME버스 억세스 요구가 있는 경우에는 제4도의(a∼l)에 도시한 바와같은 파형도와 같이 동작된다.
즉, 리프레쉬 클럭발생기(31)에서 제4도의 (a)에 도시한 바와같이 리프레쉬 클럭신호(RFCLK)가 발생되지 않으므로 플립플롭(32)의 출력단자(Q)에 제4도의 (b)에 도시한 바와같이 계속 고전위신호가 출력되어 저전위의 리프레쉬요구신호(REREQ)가 출력되지 않게 되고, 이에따라 지연부(DL1)에서도 제4도의 (c)에 도시한 바와같이 저전위의 지연 리프레쉬요구신호(DRFREQ)가 출력되지 않게 된다.
또한, 저전위의 데이타 스트로브신호(DS0) 또는 데이타 스트로브신호(DS1)가 인가되면, 낸드게이트(NAND1)에서 제4도의 (d)의 도시한 바와같이 고전위신호가 출력되어, 플립플롭(33)에 클릭신호로 인가되고, 프로그램 로직 어레이(35)에 제어신호(VDS)로 인가됨과 아울러 지연부(DL2)에서 제4도의 (e)에 도시한 바와같이 30ns 지연되어 그 프로그램 로직 어레이(35)에 인가된다.
또한, 이때 어드레스신호(A31~A22) 및 어드레스 머디파이어신호(AM5∼AM0)를 VME버스 디코더(34)에서 디코딩하여 제4도의 (f)에 도시한 바와같이 저전위의 VME선택신호(VMACK)가 그 프로그램 로직 어레이(35)에 인가되면, 그 프로그램 로직 어레이(35)에서 제4도의 (h)에 도시한 바와같이 저전위의 VME선택신호(VMSEL)가 그 프로그램 로직 어레이(35)에 인가되면, 그 프로그램 로직 어레이(35)에서 제4도의 (h)에 도시한 바와같이 저전위의 VME인식신호(VMACK)가 출력되며 (①), 이 VME 인식신호(VMACK)에 의해 디램신호 발생로직(36)에서 제4도의 (i)에 도시한 바와같이 저전위의 로우 어드레스신호(RAS)가 출력되어 디램사이클을 시작하고(②), 이때 디램사이클이 끝나는 시점은 디램신호 발생로직(36)에 의하여 결정된다(③).
또한, 상기 저전위의 로우 어드레스신호(RAS)가 출력된 소정시간 후에 제4도의 (j)에 도시한 바와같이 저전위의 칼럼 어드레스신호(CAS)가 출력되고, 상기 로우 어드레스신호(RAS)는 프로그램 로직 어레이(35)에 인가됨과 아울러 지연부(DL3)에서 40ns, 60ns 지연되어 그 프로그램 로직 어레이(35)에 인가되며, 이에따라 로우 어드레스신호(RAS)가 저전위상태에서 고전위상태로 된 후 40ns시간이 지연될 때 그 프로그램 로직어레이(35)에서 제4도의 (l)에 도시한 바와같이 저전위의 주기완료신호(CYCLEND)가 출력되고(④), 이와 동시에 상기 VME 인식신호(VMACK)가 고전위상태로 됨으로써 VME버스 억세스 사이클이 완료된다(⑤).
둘째, 리프레쉬요구가 VME버스 억세스요구보다 먼저 들어온 경우에는 제5도의 (a∼m)에 도시한 바와같이, 리프레쉬 클럭발생기(31)에서 리프레쉬 클럭신호(RFCLK)가 출력되면, 그 리프레쉬 클릭신호(RFCLK)의 상승에지에서 플립플롭(32)의 클럭동작되어 저전위의 리프레쉬요구신호(REREQ)기 출력되고(①), 제어신호(VDS)가 고전위로 될 때 그 저전위의 리프레쉬요구신호(REREQ)가 플립플롭(33)에 입력되어 그의 출력단자(Q)로 출력되므로 리프레쉬신호(REF)가 저전위로 된다(②).
이와같이 하여 저전위의 리프레쉬신호(REF), 저전위의 지연 리프레쉬요구신호(DRFREQ), 저전위의 VME 선택신호(VMSEL) 및 고전위의 제어신호(VDS,VDS30)가 프로그램 로직 어레이(35)에 입력되면, 그 프로그램 로직에레이(35)에서 저전위의 리프레쉬 인식신호(RFACK)가 출력되어 리프레쉬 사이클이 시작된다(③).
이와동시에 저전위의 리프레쉬 인식신호(RFACK)에 의해 디램신호 발생로직 (36)에서 저전위의 칼럼 어드레스신호(CAS)가 출력된 후(④), 30ns후에 저전위의 로우 어드레스신호(RAS)가 출력되고(⑤), 디램신호 발생 로직(36)에 의해 로우 어드레스신호가(RAS)가 100ns동안 저전위로 유지된 후 고전위로 된다(⑥).
한편 상기 저전위의 리프레쉬 인식신호(RFACK) 및 저전위의 칼럼어드레스신호(CAS)에 의해 오아게이트(OR1)에서 저전위의 리프레쉬 프리세트신호(RFPR)가 출력됨에 따라 플립플롭(33)이 프리세트되어 상기 리프레쉬신호(FEF)가 고전위로 되고, 상기 저전위의 리프레쉬 인식신호(RFACK)에 의해 상기 플립플롭(32)이 클리어되어 리프레쉬요구신호(REREQ)가 고전위로 된다.
또한, 지연부(DL3)를 통해 40ns부터 60ns까지 주기완료신호(CYCLEND)가 저전위로 됨에 따라 리프레쉬 인식신호(RFACK)가 고전위로 된다. (⑨, ⑩).
이와같이 하여 제어신호(VDS), (VDS30)가 고전위로, VME선택신호(VMSEL)가 저전위로, 리프레쉬요구신호(REREQ)가 고전위로, 로우 어드레스신호(RAS)가 고전위로 된 상태에서 VME인식신호(VMACK)가 저전위로 되어 VEM버스 억세스 사이클이 시작되고(⑪), 로우 어드레스신호(RAS)가 프리차지 타임 후에 저전위로 된다. (⑫).
세째, VME버스 억세스요구 후에 리프레쉬요구가 들어온 경우에는 제6도의 (a∼m)에 도시한 바와같이, 리프레쉬 클럭신호(RFCLK)에 의해 플립플롭(32)에 저전위의 리프레쉬요구신호(REREQ)가 출력되고(①), 제어신호(VDS)의 상승에지에서 리프레쉬요구신호(REREQ)가 고전위상태이므로 플립플롭(33)이 클릭동작되지 않아 리프레쉬신호(REF)가 고전위로 유지된다(②).
이와같이 하여 제어신호(VDS), (VDS30)가 고전위로, 리프레쉬신호(REF)가 고전위로, VME선택신호(VMSEL)가 고전위로 됨에 따라 프로그램 로직 어레이(35)에서 저전위의 VME인식신호(VMACK)가 출력되고, 이 저전위의 VME인식신호(VM.LCK)에 의해 디램신호 발생로직(36)에서 저전위의 로우 어드레스신호(RAS)가 출력되어 디램사이클을 시작한 후 디램신호 발생로직(36)에 의해 디램사이클의 끝점을 절정한다(④,⑤).
이후 로우 어드레스신호(RAS)가 고전위로 된 후 지연부(DL3)를 통해 40ns부터 60ns까지 지연되어 주기완료신호(CYCLEND)가 저전위로 되며(⑥)이의 신호에 의해 VME인식신호(VMACK)가 고전위로 됨으로써 VME버스 억세스 사이클이 완료된다(⑦).
이때, VME인식신호(VMACK)가 고전위로 되면 그와 동시에 리프레쉬 인식신호(RFACK)가 저전위로 되고, 이 저전위의 리프레쉬 인식신호(RFACK)에 의해 플립플롭(32)가 클리어되어 리프레쉬요구신호(REREQ)가 고전위로 되고(⑧), 상기 저전위의 리프레쉬 인식신호(REREQ)에 의해 디램신호 발생로직(36)에서 저전위의 칼럼 어드레스신호(CAS)가 출력되어 리프레쉬 사이클이 진행된다(⑨).
넷째, 리프레쉬요구가 있고, VME 억세스요구가 없는 경우에는 제7도의 (a∼m)에 도시한 바와같이, 리프레쉬 클럭신호(RFCLK)에 의해 플립플롭(32)에 저전위의 리프레쉬요구신호(REREQ)가 출력되고(①), 이 저전위 리프레쉬요구신호(REREQ)가 지연부(DL1)에서 50ns 지연되고 저전위의 지연 리프레쉬요구신호(DREREQ)가 출력될 때까지 제어신호(VDS)가 저전위상태로 되면, VME선택신호(VMSEL)에 상관없이 프로그램 로직 어레이(35)에서 저전위의 리프레쉬 인식신호 (RFACK)가 출력되어 리프레쉬 사이클을 시작하게 된다 (②③).
상기 저전위의 리프레쉬 인식신호(RFACK)에 의해 디램신호 발생 로직(36)에서 저전위의 칼럼 어드레스신호(CAS)가 출력되고, 그 저전위의 리프래쉬 인식신호(RFACK)에 의해 플립플롭(32)이 클리어되어 리프레쉬 요구신호(REREQ)가 고전위상태로 된다.
이후는 상기 리프레쉬요구가 VME버스 억세스요구보다 먼저 들어온 경우와 동일과정으로 동작된다.
한편 상기 저전위의 리프레쉬요구신호(DRFREQ)가 저전위로 될때 제어신호(VDS)가 고전위상태일 경우에도 VME선택신호(VMSEL)가 고전위로 상태이면, 상기에서와 같이 프로그램 로직 어레이(35)에서 저전위의 리프레쉬 인식신호(RFACK)가 출력되어 리프레쉬 사이클을 시작하게 된다.
결국, 상기 설명에서 알 수 있는 바와같이, VME 버스 상에 저전위의 데이타 스트로브신호(DS0) 또는 저전위의 데이타 스트로브신호(DS1)가 인가된 후 중간에 리프레쉬신호가 끼어들지 않는다면 약 50ns만에 아비트레이션을 수행하여 저전위의 VME인신신호(VMACK)가 발생된다.
이상에서 상세히 설명한 바와같이 본 고안은 VME 인터페이스 메모리보드에서 디램 리프레쉬와 정상 억세스 사이클간의 아비트레이션을 빠른 시간내에 수행하여 메모리보드의 억세스타임을 줄이게 되므로 전체 시스템의 실행을 향상시킬 수 있는 효과가 있게 된다.

Claims (1)

  1. 리프레쉬 클럭신호(RFACK)를 발생하는 리프레쉬 클럭발생기(31)와, 상기 리프레쉬 클럭신호(RFACK)를 클럭신호로 입력받아 리프레쉬요구신호(REREQ)가 출력하고 리프레쉬 클릭신호(RFACK)에 의해 클리어되는 필립플롭(32)과, 상기 리프레쉬요구신호(REREQ)를 50ns 지연하여 지연 리프레쉬 요구신호(DRREQ)로 출력하는 지연부(DL1)와, 데이타 스트로브신호(DS0), (DS1)를 낸드하여 제어신호(VDS)로 출력하는 낸드게이트(NAND1) 및 그 제어신호(VDS)를 30ns 지연하여 지연제어신호(VDS30)로 출력하는 지연부(DL2)와, 상기 제어신호(VDS)를 클럭신호로 입력받아 상기 리프레쉬 요구신호(REREQ)를 리스레쉬신호(REF)로 출력하는 플립플롭(33)과, 어드레스신호(A31-A22) 및 어드레스 모디파이어신호(AM5∼AM0)를 입력받아 VME선택신호(VMSEL)를 출력하는 VME버스 디코더(34)와, 로우 어드레스신호(RAS)를 40ns 및 60ns 지연하여 로우 어드레스신호(RAS40), (RAS60)로 출력하는 지연부(DL3)와 상기 지연부 리프레쉬요구신호(DRFEREQ), 리프레쉬 신호(REF), 제어신호(VDS,VDS30), VME선택신호(VMSEL) 및 로우 어드레스신호(RAS,RAS40,RAS60)를 입력받아 상기 리프레쉬 인신신호(RFACK) 및 VME 인식신호(VMACK)를 발생하는 프로그램 로직 어레이(35)와, 상기 리프레쉬 인식신호(RFACK) 및 VME 인식신호(VMACK)에 의해 칼럼 어드레스신호(CAS), 라이트 신호(WE) 및 상기 로우 어드레스신호(RAS)를 발생하는 디램신호 발생로직 (36)과 상기 리프레쉬 인식신호(RFACK) 및 칼럼 어드레스신호(CAS)를 오아링하여 상기 플립플롭(33)의 프리세트신호로 인가하는 오아게이트(OR1)로 구성하여 된 것을 특징으로 하는. VME 인터페이스버스 메모리보드의 디램 사이클 아비트레이션 로직.
KR2019890005701U 1989-04-29 1989-04-29 Vme 인터페이스버스 메모리보드의 디램 사이클 아비트레이션 로직 KR940007285Y1 (ko)

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Publications (2)

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