KR940004266B1

KR940004266B1 - Manufacturing method of cmos

Info

Publication number: KR940004266B1
Application number: KR1019910000843A
Authority: KR
Inventors: 이윤기
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-01-18
Filing date: 1991-01-18
Publication date: 1994-05-19

Abstract

forming a barrier oxide and nitride layer on a first conductive-type semiconductor substrate, and removing the nitride layer selectively; forming a thick thermal oxide on well region; removing the nitride layer and thermal oxide, and forming a first polysilicon layer; doping first polysilicon layer with a second conductive-type impurity, and etching back first polysilicon layer so as to be left on the portion where the thermal oxide is removed; forming a gate oxide and a second polysilicon layer on the overal surface of the substrate, and forming a gate by selective etching second polysilicon layer; forming a source and drain region by implantation of the opposite conductive-type ion into the substrate, and depositing an insulation layer; forming contacts on the gate region, source region and drain region respectively by selective etching the insulation layer, and forming electrodes on the gate region, source region and drain region respectively, thereby to reduce chip size and prevent the latch-up.

Description

CMOS manufacturing method

제1도는 종래의 공정단면도.1 is a conventional cross-sectional view of the process.

제2도는 본 발명의 공정단면도.2 is a cross-sectional view of the process of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 기판 2 : 장벽산화막1 substrate 2 barrier oxide film

3 : 질화막 4, 10 : P/R3: nitride film 4, 10: P / R

5 : 열산화막 6 : 산화막5: thermal oxide film 6: oxide film

7 : 제1폴리실리콘 8 : 게이트 산화막7: first polysilicon 8: gate oxide film

9 : 제2폴리실리콘 11 : 절연막9: second polysilicon 11: insulating film

12 : 메탈12: metal

본 발명은 칩의 집적도와 표면 평탄화를 이룰 수 있는 씨모스 제조방법에 관한 것이다.The present invention relates to a method for manufacturing CMOS that can achieve chip integration and surface planarization.

종래의 씨모스 제조방법은 제1a도에 도시된 바와 같이 n형 반도체 기판(21)위에 웰산화막(22)을 형성하고 P/R(23)을 사용하여 웰 형성영역을 정의하여 웰형성영역의 웰산화막(22)을 제거한 다음 노출된 기판(21)에 붕소이온을 주입하여 1b도와 같이 P형 웰(24)을 형성한다.In the conventional CMOS manufacturing method, as shown in FIG. 1A, a well oxide layer 22 is formed on an n-type semiconductor substrate 21 and a well formation region is defined using P / R 23 to define a well formation region. After removing the well oxide layer 22, boron ions are implanted into the exposed substrate 21 to form the P-type well 24 as illustrated in FIG. 1B.

그리고 상기 P/R(23)과 웰산화막(22)을 제거하고 다시 장벽산화막(25)과 질화막(26)을 형성한 후 P/R(27)을 사용하여 필드영역과 활성영역을 정의하고 필드영역의 질화막(26)을 선택적으로 제거한다.After removing the P / R 23 and the well oxide film 22 and forming the barrier oxide film 25 and the nitride film 26 again, the P / R 27 is used to define the field region and the active region. The nitride film 26 in the region is selectively removed.

다음에 1c도와 같이 필드산화 공정으로 질화막(26)이 제거된 부분에 필드산화막(28)을 형성하고 질화막(26)을 제거한 후 1d도와 같이 게이트 산화막(29), 폴리실리콘(30)을 형성하고 P/R(31)을 사용하여 폴리실리콘(30)을 선택적으로 제거하여 씨모스의 게이트 전극을 형성한다.Next, the field oxide film 28 is formed on the portion where the nitride film 26 is removed by the field oxidation process as shown in FIG. 1C, the nitride film 26 is removed, and the gate oxide film 29 and the polysilicon 30 are formed as shown in FIG. 1D. P / R 31 is used to selectively remove polysilicon 30 to form a gate electrode of the CMOS.

또한, 1e도와 같이 소오스, 드레인을 형성하기 위해 게이트 전극 및 필드산화막을 마스크로 이용하여 붕소, 인이온을 주입한 뒤, 전면에 격리용 절연막(32)을 형성하고 소오스 및 드레인 영역과 게이트 전극상에 콘택을 오픈시켜 메탈(33)을 형성한 후 메탈(33)을 패터닝하여, 소오스, 드레인, 게이트의 전극을 형성한다.Also, in order to form a source and a drain as shown in FIG. A metal 33 is formed by opening a contact in the metal 33 and patterning the metal 33 to form electrodes of a source, a drain, and a gate.

그러나, 상기와 같은 종래 공정에 있어서는 필드산화 공정으로 칩 면적이 커짐과 아울러 스텝 커버리지가 나빠지고, 웰확산 공정이 고온에서 행해짐으로 제품특성에 영향을 미칠 뿐만 아니라 새부리 형상으로 활성영역이 좁아지는 결점이 있었다.However, in the conventional process as described above, the chip area is increased by the field oxidation process, the step coverage is deteriorated, and the well diffusion process is performed at a high temperature, which not only affects the product characteristics but also narrows the active region to the beak shape. There was this.

본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로 필드산화막을 형성하지 않고 이 필드산화막 부위에 트랜지스터를 형성하고자 하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned drawbacks, and an object of the present invention is to form a transistor in the field oxide layer without forming a field oxide layer.

이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제2도에 의하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention for achieving such an object will be described in detail with reference to FIG. 2.

먼저 제2a도와 같이 기판(1)위에 장벽산화막(2), 질화막(3)을 형성하고 P/R (4)을 사용하여 웰 형성영역을 정의하여 웰형성영역의 질화막(3)을 선택적으로 제거한 후 P/R(4)을 제거한다.First, as shown in FIG. 2A, a barrier oxide film 2 and a nitride film 3 are formed on the substrate 1, and a well forming region is defined using P / R 4 to selectively remove the nitride film 3 of the well forming region. Then remove the P / R (4).

그리고 2b도와 같이 열산화 공정으로 질화막(3)이 제거된 부분에 열산화막(5)을 형성하여 상기 열산화막(5)과 질화산(3)을 모두 제거한다.Then, as shown in 2b, a thermal oxide film 5 is formed on the portion where the nitride film 3 is removed by the thermal oxidation process to remove both the thermal oxide film 5 and the nitric acid 3.

이때 열산화막(5)이 제거된 부분은 오목하게 된다.At this time, the portion where the thermal oxide film 5 is removed becomes concave.

다음에 2c, 2d도와 같이 전면에 버퍼 산화막(6)을 형성하고 그 위에 제1폴리실리콘(7)을 형성한 후 P형으로 도핑시킨다.Next, as shown in 2c and 2d, the buffer oxide film 6 is formed on the entire surface, and the first polysilicon 7 is formed thereon, and then doped into P-type.

이때 P형으로 도핑된 폴리실리콘을 사용하여도 된다.In this case, polysilicon doped with a P-type may be used.

이어서 2e도와 같이 에칭백 공정으로 열산화막(5)을 제거시킨 부분에만 상기 제1폴리실리콘(d)이 남도록 나머지 부분의 폴리실리콘을 제거한다.Subsequently, polysilicon in the remaining portion is removed such that the first polysilicon d remains only in the portion where the thermal oxide film 5 is removed by the etching back process as shown in FIG. 2e.

다음에 2f도와 같이 게이트 산화막(8)을 형성하고 제2폴리실리콘(9)을 형성한 후 P/R(10)을 사용하여 제2폴리실리콘(9)을 선택적으로 제어함으로써 게이트를 패터닝한다.Next, as shown in FIG. 2F, the gate oxide film 8 is formed and the second polysilicon 9 is formed, and then the gate is patterned by selectively controlling the second polysilicon 9 using the P / R 10.

이어서 2g도와 같이 소오스, 드레인을 형성하기 위한 이온을 주입시키고(P형 웰에는 n형 이온을, n형 기판에서 P형 이온을 주입한다) 절연막(11)을 증착한 후 게이트 및 소오스, 드레인 영역에 콘텍을 형성하고 메탈(12)을 덮은 다음 패터닝하여 소오스, 드레인, 게이트를 위한 전극을 형성한다.Next, as shown in FIG. 2g, ions are implanted to form a source and a drain (n-type ions are implanted into the P-type well, and P-type ions are implanted into the n-type substrate). A contact is formed on the metal 12, and then patterned to form electrodes for the source, drain, and gate.

이상에서 설명한 바와 같이 본 발명은 기존의 필드산화막 부위에도 트랜지스터를 형성할 수 있어 칩의 면적을 줄일 수 있고, 필드산화막이 필요없어짐으로 스텝커버리지가 양호해지며, 트랜지스터를 분리시킬 수 있으므로 레치-업(Latch-up) 현상을 방지할 수 있는 효과가 있다.As described above, in the present invention, transistors can be formed in the existing field oxide region, thereby reducing the chip area, eliminating the need for the field oxide layer, thereby improving step coverage, and allowing the transistor to be separated. (Latch-up) The effect can be prevented.

Claims

1) forming a barrier oxide film and a nitride film on a typical semiconductor substrate and selectively removing the nitride film of the well forming region; and thermally oxidizing to form a thick thermal oxide film in the well forming region; and the nitride film and the thermal oxide film Removing and forming the oxide film and the first polysilicon; doping the first polysilicon into the second degree typical and leaving only the portion where the thermal oxide film is removed by the etch back process; Polysilicon is formed in turn, and the second polysilicon is selectively removed to form a gate. The process and the ion of conductivity type opposite to the substrate are injected into the substrate on both sides of the gate to form a source and a drain, and then an insulating film is deposited on the entire surface. Gate, source, and drain region contacts are formed to sequentially form electrodes in each region. CMOS manufacturing method.