KR100200343B1 - High voltage mos transistor and manufacturing method thereof - Google Patents
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Abstract
본 발명은 고내압 모스 트랜지스터에 관한 것으로서, 더욱 상세하게는, 게이트 전극 아래 부분이 기판 표면보다 낮게 위치하도록 형성하는 모스 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명은, 제1 도전형의 반도체 기판에 제2 도전형의 불순물을 주입하여 이온 주입층을 형성하고, 이온 주입층의 상부에 산화규소를 적층한 후 일정 부분만을 남기고 식각하여 산화막을 형성하고, 내화성 금속을 적층하고 열처리하여 실리사이드막을 형성하고, 남은 내화성 금속 및 산화막을 제거하고, 산화규소, 질화규소, 산화규소를 차례로 적층한 다음 실리사이드막의 위 부분만을 남기고 식각하여 개구부를 가진 삼중층을 형성하고, 개구부의 측면에 절연 물질로 측벽을 형성하고, 두 측벽의 사이에 드러나 있는 기판을 상기 이온 주입층보다 깊게 식각하여 오목부를 형성함과 동시에 이온 주입층을 소스 영역 및 드레인 영역으로 분리시키고, 오목부에 산화 물질로 게이트 산화막을 형성하고, 게이트 산화막 위에 도전 물질로 게이트 전극을 형성한 다음, 소스 및 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 도전 물질로 형성하는 공정을 포함한다. 이 발명에서는 게이트 전극의 하부가 기판의 안쪽으로 들어가 있어, 소스 영역과 드레인 영역의 공핍층이 같은 평면 상에 놓이지 않는다. 이 때문에 드레인 영역에 고전압이 인가된다 하더라도 종래의 모스 트랜지스터보다 펀치 스루 형상을 억제할 수 있고 항복 전압이 높아지므로, 채널의 길이가 줄어들어도 높은 내압을 유지할 수 있다. 또, 오목부의 하부에 형성되어 있는 고농도의 웰은 공핍층이 옆으로 뻗어 확대되는 것을 억제하여 펀치 스루 항복을 막아줌과 동시에, 종래의 채널 문턱 조절(channel threshold adjust)의 역할을 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high breakdown voltage MOS transistor, and more particularly, to a MOS transistor in which a portion under the gate electrode is positioned lower than a substrate surface, and a method of manufacturing the same. According to the present invention, an ion implantation layer is formed by implanting impurities of a second conductivity type into a semiconductor substrate of the first conductivity type, and after the silicon oxide is deposited on the ion implantation layer, the oxide film is formed by etching leaving only a portion thereof. To form a silicide film by laminating and heat-treating a refractory metal, removing the remaining refractory metal and oxide film, laminating silicon oxide, silicon nitride, and silicon oxide in turn, and then etching, leaving only the upper part of the silicide film and etching to form a triple layer having an opening. A sidewall is formed of an insulating material on the side of the opening, and the substrate exposed between the two sidewalls is etched deeper than the ion implantation layer to form a recess, and the ion implantation layer is separated into a source region and a drain region. A gate oxide film is formed of an oxide material in the portion, and a gate electrode is formed of a conductive material over the gate oxide film. Next, a step of forming a source and a drain electrode connected to the source and drain regions, respectively, is made of a conductive material. In the present invention, the lower portion of the gate electrode enters the inside of the substrate so that the depletion layers of the source region and the drain region do not lie on the same plane. For this reason, even if a high voltage is applied to the drain region, the punch-through shape can be suppressed and the breakdown voltage is higher than that of the conventional MOS transistor, so that a high breakdown voltage can be maintained even if the channel length is reduced. In addition, a well-concentrated well formed in the lower portion of the concave portion prevents the depletion layer from extending sideways to prevent punch-through breakdown, and at the same time serves as a conventional channel threshold adjust.
Description
제1도는 종래의 LDD 구조의 모스 트랜지스터의 구조를 도시한 단면도이고,1 is a cross-sectional view showing the structure of a MOS transistor of a conventional LDD structure,
제2도는 본 발명의 실시예에 따른 모스 트랜지스터의 구조를 도시한 단면도이며,2 is a cross-sectional view illustrating a structure of a MOS transistor according to an embodiment of the present invention.
제3도 (a) 내지 (h)는 제2도의 모스 트랜지스터를 제조하는 방법을 그 공정 순서에 따라 도시한 단면도이다.3A to 3H are cross-sectional views showing the method of manufacturing the MOS transistor of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 2 : 소스 영역1 substrate 2 source region
3 : 드레인 영역 4 : 고농도 p웰3: drain region 4: high concentration p well
10 : 실리사이드층 20, 40 : 산화층10: silicide layer 20, 40: oxide layer
30 : 질화층 50 : 측벽30 nitride layer 50 sidewall
60 : 게이트 산화막 70 : 게이트 전극60 gate oxide film 70 gate electrode
본 발명은 고내압 모스 트랜지스터에 관한 것으로서, 더욱 상세하게는, 게이트 전극 아래 부분이 기판 표면보다 낮게 위치하도록 형성하는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high breakdown voltage MOS transistor, and more particularly, to a MOS transistor in which a portion under the gate electrode is positioned lower than a substrate surface, and a method of manufacturing the same.
MOSFET(metal-oxide-silicon field effect transistor)의 내압을 결정하는 요소로는 일반적으로 다음과 같은 네 가지를 들 수 있다.In general, there are four factors that determine the breakdown voltage of a metal-oxide-silicon field effect transistor (MOSFET).
첫째, 게이트(gate) 전극과 소스(source)/드레인(drain) 영역 사이에 형성되어 있는 게이트 산화막의 절연 파괴,First, dielectric breakdown of the gate oxide film formed between the gate electrode and the source / drain region,
둘째, 드레인 영역과 기판 사이의 벌크(bulk) 중에서 접합 항복(breakdown),Second, the junction breakdown in the bulk between the drain region and the substrate,
셋째, 드레인 영역의 표면 부근에서 게이트 전극으로 인한 전기장 집중이 일어남으로 인하여 발생하는 접합 항복,Third, junction breakdown caused by electric field concentration due to the gate electrode near the surface of the drain region,
넷째, 소스 영역과 드레인 영역 사이에서 일어나는 관통(breakthrough) 현상 여기에서 게이트 산화막의 절연을 파괴하는 전기장의 강도는 거의 일정하므로, 첫째 사항은 막 두께와 크게 관련이 있다. 따라서 내압을 높이기 위해서는 게이트 산화막의 두께를 두껍게 할 수밖에 없다.Fourth, a breakthrough phenomenon occurring between the source region and the drain region Here, the strength of the electric field that breaks the insulation of the gate oxide film is almost constant, so the first matter is highly related to the film thickness. Therefore, in order to increase the breakdown voltage, the thickness of the gate oxide film has to be thickened.
둘째는 드레인 접합부 벌크 내의 내압으로서 기판의 불순물 농도에 영향을 받지만 통상 접합 표면부의 내압보다도 높다.The second is the internal pressure in the drain junction bulk, which is affected by the impurity concentration of the substrate, but is usually higher than the internal pressure of the junction surface portion.
셋째는 게이트 전극으로부터의 전기장으로 인하여 드레인 표면부에 전기장 집중이 일어나고 드레인 표면부에서의 pn 접합 사이의 공핍층 퍼짐이 억제됨으로써, 결과적으로는 접합 내압이 저하되어 벌크 내의 접합 내압보다 낮은 전압에서 항복이 발생하는 현상이다.Third, the electric field from the gate electrode causes electric field concentration to occur on the drain surface and suppresses depletion of the depletion layer between the pn junctions on the drain surface, resulting in a decrease in the junction breakdown voltage and yielding at a voltage lower than the junction breakdown voltage in the bulk. This is a phenomenon that occurs.
이에 대한 대책은 LDD(lightly doped drain)이라고 하는 농도가 엷은 드레인 영역을 갖추어 이 부분의 접합 내압을 통상의 드레인부보다 높여 게이트 전기장의 집중을 이 LDD 부분에 한정시킴으로써 표면 부분의 내압 저하를 방지하는 방법이 일반적이다.As a countermeasure, a lightly doped drain (LDD) has a thin drain region, and the junction breakdown voltage of the portion is increased than the normal drain portion to limit the concentration of the gate electric field to the LDD portion, thereby preventing a drop in the breakdown voltage of the surface portion. The method is common.
넷째 현상은 드레인 전압의 상승과 더불어 드레인 영역 부근의 공핍층이 소스 영역까지 미쳐, 이 결과 전압에 의하여 제어되지 않는 전류인 공간 전하 제한 전류가 대량으로 유출하여 FET의 기능을 잃어버리는 이른바 펀치 스루(punch through) 현상이다.The fourth phenomenon is the rise of the drain voltage, and the depletion layer near the drain region reaches the source region, and as a result, a large amount of space charge limiting current, which is not controlled by the voltage, flows out in large quantities, thus losing the function of the FET. punch through phenomenon.
이에 대한 유력한 대책은 소스와 드레인 사이의 간격을 넓히는 것이다. 그 이외의 대책으로서 채널 부분의 불순물 농도를 짙게 함으로써 공핍층의 퍼짐을 억제하여 이 펀치 스루 내압을 높이는 방법도 있지만, 이 대책은 둘째 및 셋째의 대책과는 역행되는 것이므로 어느 정도 한계가 있다.A viable countermeasure is to widen the gap between the source and drain. As another countermeasure, there is also a method of increasing the punch through withstand pressure by increasing the impurity concentration in the channel portion to suppress the depletion of the depletion layer. However, this countermeasure is somewhat contrary to the second and third countermeasures.
그리고 채널 스토퍼를 자기 정합으로 형성하는 방법도 MOSFET의 내압을 저하시킨다. 그 이유는 필드 영역의 반전층 발생을 방지하기 위한 도핑층이 드레인 확산층과 직접 접속하면 접합 내압이 저하하기 때문이다. 이 대책으로서는 전용 글라스 마스크에 의하여 채널 스토퍼 영역과 드레인 영역에 간격을 둠으로써 해결할 수 있다.The method of forming the channel stopper by self matching also lowers the breakdown voltage of the MOSFET. This is because the junction breakdown voltage is lowered when the doping layer for preventing the inversion layer generation in the field region is directly connected with the drain diffusion layer. This countermeasure can be solved by spacing the channel stopper region and the drain region with a dedicated glass mask.
그러면 첨부한 도면을 참고로 하여 종래의 LDD 구조의 MOS 소자에 대하여 상세히 설명한다.Next, a MOS device having a conventional LDD structure will be described in detail with reference to the accompanying drawings.
제1도는 종래 LDD 구조의 MOS 소자를 나타낸 단면도이다.1 is a cross-sectional view showing a MOS device having a conventional LDD structure.
제1도에 도시한 바와 같이 종래의 LDD 구조의 모스 트랜지스터에서는, 기판(1) 상에 일정 간격을 두고 소스/드레인 영역(2, 3)이 형성되어 있으며 소스/드레인 영역(2, 3)의 안쪽으로는 각각 저농도로 도핑되어 있는 저농도 소스/드레인 영역(6, 7)이 존재한다. 기판(1) 위에는 게이트 전극(70)이 형성되어 있고, 이 게이트 전극(70)과 저농도 소스/드레인 영역(6, 7) 및 소스/드레인 영역(2, 3)을 절연시키기 위한 게이트 산화막(60) 및 측벽(50)이 각각 게이트 전극(70)과 기판(1)의 사이 및 게이트 전극(70)과 게이트 산화막(60)의 양 측면에 형성되어 있다.As shown in FIG. 1, in the MOS transistor of the conventional LDD structure, the source / drain regions 2 and 3 are formed on the substrate 1 at regular intervals, and the source / drain regions 2 and 3 Inside there are low concentration source / drain regions 6 and 7 which are each lightly doped. A gate electrode 70 is formed on the substrate 1, and the gate oxide film 60 is insulated from the gate electrode 70 and the low concentration source / drain regions 6 and 7 and the source / drain regions 2 and 3. ) And sidewalls 50 are formed between the gate electrode 70 and the substrate 1 and on both sides of the gate electrode 70 and the gate oxide film 60, respectively.
이러한 종래의 LDD 구조의 모스 트랜지스터의 경우, 채널이 짧아짐에 따른 펀치 스루(punchthrough)를 막기 위하여, 반도체 기판의 불순물 농도를 높이면 접합 항복이 작아지고, 반대로 접합 항복을 높이기 위하여 기판의 불순물 농도를 낮추면 펀지 스루가 일어나는 채널 길이를 길게 할 수밖에 없는 이중성을 가지고 있으므로, 적절한 농도로 기판을 도핑하는 방법을 사용해야 한다.In the conventional LDD MOS transistor, in order to prevent punchthrough as the channel is shortened, increasing the impurity concentration of the semiconductor substrate reduces the junction breakdown, and conversely, lowering the impurity concentration of the substrate to increase the junction breakdown. Because of the duality inevitably lengthening the channel length in which the punch through occurs, a method of doping the substrate at an appropriate concentration should be used.
그러나 모스 소자의 전류 구동력은 채널 길이가 짧을수록 크고, 모스 소자의 채널 길이를 줄이는 것이 전체 칩 크기를 줄이는 데 큰 역할을 하는데, 이러한 한계 때문에 높은 내압을 가지도록 하면서도 크기가 작은 모스 소자를 형성하기 어렵다는 문제점이 있다.However, the current driving force of the MOS device is larger as the channel length is shorter, and reducing the channel length of the MOS device plays a big role in reducing the overall chip size. Due to this limitation, it is possible to form a small MOS device with high breakdown voltage. There is a problem that is difficult.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 단 채널(shortchannel)화에 따른 펀치 스루를 방지하면서도 접합 항복이 높은 소자를 제공하는 데에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and to provide a device having high junction breakdown while preventing punch through due to short channelization.
이러한 목적을 달성하기 위하여 본 발명은 다음과 같은 구성으로 이루어진다.In order to achieve this object, the present invention has the following configuration.
제1 도전형의 반도체 기판 위에 서로 분리되어 있는 제2 도전형의 제1 및 제2 영역이 형성되어 있고, 제1 및 제2 영역 사이의 기판 표면은 상기 제1 및 제2 영역의 깊이 이상으로 오목하게 패인 오목부가 형성되어 있다. 오목부 표면에는 게이트 산화막이 형성되어 있으며, 제1 및 제2 영역 위에는 절연 물질로 이루어진 절연층이 형성되어 있다. 게이트 산화막 위에는 게이트 전극이 형성되어 있으며 제1 및 제2 영역과는 절연되어 있다. 제1 전극 및 제2 전극은 제1 및 제2 영역과 각각 연결되어 있으며 전극들은 서로 격리되어 있다.First and second regions of the second conductivity type are formed on the semiconductor substrate of the first conductivity type, and the substrate surface between the first and second regions is greater than or equal to the depth of the first and second regions. A concave recess is formed. A gate oxide film is formed on the recessed surface, and an insulating layer made of an insulating material is formed on the first and second regions. A gate electrode is formed on the gate oxide film and is insulated from the first and second regions. The first electrode and the second electrode are connected to the first and second regions, respectively, and the electrodes are isolated from each other.
이러한 구성을 가지는 고내압 모스 트랜지스터를 제조하는 방법은 다음을 포함한다.The method of manufacturing a high breakdown voltage MOS transistor having such a configuration includes the following.
제1 도전형의 반도체 기판에 제2 도전형의 불순물을 주입하여 이온 주입층을 형성하는 제1 공정,A first step of forming an ion implantation layer by implanting impurities of a second conductivity type into a semiconductor substrate of a first conductivity type,
상기 이온 주입층의 상부에 개구부를 가지는 절연층을 형성하는 제2 공정, 상기 개구부의 바닥을 상기 이온 주입층보다 깊게 식각하여 상기 이온 주입층을 소스 영역 및 드레인 영역으로 분리시키는 제3 공정,A second step of forming an insulating layer having an opening on an upper portion of the ion injection layer, a third process of etching the bottom of the opening deeper than the ion injection layer to separate the ion injection layer into a source region and a drain region,
상기 절연층에 의하여 덮이지 않은 상기 기판 표면에 산화 물질로 게이트 산화막을 형성하는 제4 공정, 상기 게이트 산화막 위에 도전 물질로 게이트 전극을 형성하는 제5 공정, 그리고A fourth step of forming a gate oxide film with an oxidizing material on the surface of the substrate not covered by the insulating layer, a fifth step of forming a gate electrode with a conductive material on the gate oxide film, and
상기 소스 및 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 도전 물질로 형성하는 제6 공정.A sixth process of forming a source and a drain electrode connected to the source and drain regions, respectively, with a conductive material.
이와 같이 본 발명에서는, 게이트 전극의 하부가 기판의 안쪽으로 들어가있어, 소스 영역과 드레인 영역의 공핍층이 같은 평면 상에 놓이지 않는다. 이 때문에 드레인 영역에 고전압이 인가된다 하더라도 종래의 모스 트랜지스터보다 펀치 스루 형상을 억제할 수 있고 항복 전압이 높아지므로, 채널의 길이가 줄어들어도 높은 내압을 유지할 수 있다.As described above, in the present invention, the lower portion of the gate electrode enters the inside of the substrate so that the depletion layers of the source region and the drain region do not lie on the same plane. For this reason, even if a high voltage is applied to the drain region, the punch-through shape can be suppressed and the breakdown voltage is higher than that of the conventional MOS transistor, so that a high breakdown voltage can be maintained even if the channel length is reduced.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 모스 트랜지스터 및 그 제조 방법을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Then, a MOS transistor and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
제2도는 본 발명에 따른 n 채널 모스 트랜지스터의 구조를 나타낸 단면도이다.2 is a cross-sectional view showing the structure of an n-channel MOS transistor according to the present invention.
제2도에 도시한 바와 같이, 본 발명의 실시예에 따른 n 채널 모스 트랜지스터는 기판(1)이 식각되어 다결정 규소로 이루어진 게이트 전극(70)이 기판(1) 표면 아래로 내려와 있고, 그 밑으로는 게이트 산화막(60)이 형성되어 있으며, 그 아래의 기판(1)에는 고농도의 p형 웰(4)이 형성되어 있다.As shown in FIG. 2, in the n-channel MOS transistor according to the embodiment of the present invention, the substrate 1 is etched so that the gate electrode 70 made of polycrystalline silicon is lowered below the surface of the substrate 1. The gate oxide film 60 is formed, and a high concentration p-type well 4 is formed in the substrate 1 below.
이를 좀 더 상세하게 설명하면 다음과 같다.If this is explained in more detail as follows.
p형의 규소 기판(1)에 고농도의 p형 웰(4)이 형성되어 있으며, 그 양쪽에는 소스 여역(2) 및 드레인 영역(3)이 형성되어 있다. p형 웰(4) 위의 기판(1)은 소스 영역(2) 및 드레인 영역(3) 이상의 깊이로 식각되어 있으며, 식각된 부분에 산화막(60)이 형성되어 있어 소스 영역(2)과 드레인 영역(3)을 분리한다. 소스 영역(2) 및 드레인 영역(3) 위의 일부에는 텅스텐 또는 티타늄 따위의 금속과 규소의 화합물로 이루어진 실리사이드층(10)이 산화막(60)과 어느 정도 떨어져 형성되어 있어 접촉 저항을 줄여준다. 그리고 실리사이드층(10)의 위에는 산화규소, 질화규소, 산화규소로 각각 이루어진 제1 산화층(20), 질화층(30), 제2 산화층(40)으로 이루어지는 삼중층(100)이 형성되어 있다. 산화막(60) 및 실리사이드층(10)이 형성되어 있지 않은 기판(1) 위에는 절연 물질로 이루어진 측벽(50)이 삼중층(100)의 측면에 각각 형성되어 있다. 다결정 규소로 이루어진 게이트 전극(70)이 산화막(60)과 측벽(50)을 덮도록 형성되어 있으며 측벽(50)에 의하여 소스 영역(2) 및 드레인 영역(3)과 분리되어 있다. 끝으로 도시하지는 않았지만, 소스 전극 및 드레인 전극이 소스 영역(2) 및 드레인 영역(3)과 연결되어 있다.A high concentration p-type well 4 is formed in the p-type silicon substrate 1, and a source region 2 and a drain region 3 are formed in both of them. The substrate 1 on the p-type well 4 is etched to a depth greater than the source region 2 and the drain region 3, and an oxide film 60 is formed in the etched portion, so that the source region 2 and the drain are formed. Separate the area (3). In some portions of the source region 2 and the drain region 3, a silicide layer 10 made of a compound of metal and silicon such as tungsten or titanium is formed to be separated from the oxide layer 60 to reduce contact resistance. The triple layer 100 including the first oxide layer 20, the nitride layer 30, and the second oxide layer 40 each of silicon oxide, silicon nitride, and silicon oxide is formed on the silicide layer 10. On the substrate 1 on which the oxide film 60 and the silicide layer 10 are not formed, side walls 50 made of an insulating material are formed on the side surfaces of the triple layer 100, respectively. A gate electrode 70 made of polycrystalline silicon is formed to cover the oxide film 60 and the sidewall 50, and is separated from the source region 2 and the drain region 3 by the sidewall 50. Although not shown at the end, the source electrode and the drain electrode are connected to the source region 2 and the drain region 3.
그러면 제2도와 같은 구조의 모스 트랜지스터를 제조하는 방법을 제3도 (a) 내지 (h)를 참고로 하여 상세히 설명한다.Next, a method of manufacturing a MOS transistor having the structure shown in FIG. 2 will be described in detail with reference to FIGS. 3A to 3H.
먼저, 제3도 (a)에 도시한 바와 같이, 이온을 주입할 때의 손상을 막아주고 그 주입 정도를 조절해주기 위하여 p형 기판(1) 위에 버퍼(buffer) 산화막(12)을 형성한 다음, 소스/드레인 영역이 될 부분에 비소(As), 안티몬(Sb), 인(P) 따위의 n형 이온을 고농도로 주입하여 이온 주이층(2′)을 형성한다. 이 때, 버퍼 산화막(12)의 두께에 따라 이온 주입 에너지가 조절되는데, 얕은 접합을 얻기 위해서는 버퍼 산화막(12)의 두께를 200Å 정도로 하고, 이온 주입은 5×1015/㎠ 정도의 농도로 이온 주입 에너지는 50 keV 정도로 하는 것이 바람직하다.First, as shown in FIG. 3A, a buffer oxide film 12 is formed on the p-type substrate 1 to prevent damage during implantation of ions and to control the degree of implantation. The ion doped layer 2 'is formed by implanting n-type ions such as arsenic (As), antimony (Sb), and phosphorus (P) at a high concentration into a portion to be a source / drain region. At this time, the ion implantation energy is controlled according to the thickness of the buffer oxide film 12. In order to obtain a shallow junction, the thickness of the buffer oxide film 12 is set to about 200 GPa, and the ion implantation is performed at a concentration of about 5 x 10 15 / cm 2. The injection energy is preferably about 50 keV.
이어, 화학 기상 증착(CVD : chemical vapor deposition) 방법을 이용하여 약 1,000~2,000 Å의 두께로 산화규소 따위의 절연 물질을 증착한 다음, 게이트 전극이 형성될 부분만을 남기고 버퍼 산화막(12)과 함께 식각하여 산화막(13) 및 절연막(14)으로 이루어진 이중막(15)을 형성하면, 제3도 (b)와 같은 구조가 된다.Subsequently, an insulating material such as silicon oxide is deposited to a thickness of about 1,000 to 2,000 Å using a chemical vapor deposition (CVD) method, and then together with the buffer oxide film 12 leaving only the portion where the gate electrode is to be formed. When the double film 15 made of the oxide film 13 and the insulating film 14 is formed by etching, the structure shown in FIG. 3 (b) is obtained.
다음, 제3도 (c)에 도시한 것처럼, 텅스텐(W) 또는 티타늄(Ti) 따위의 내화성(refractory) 물질을 이용하여 이중막(15)으로 덮이지 않은 부분의 기판(1)을 실리사이드화(silicidation)한다. 실리사이드화의 구체적인 과정은 다음과 같다. 티타늄 또는 텅스텐을 CVD 방법으로 적층하고 800℃ 정도의 온도에서 질소 분위기로 약 30 분 정도 열처리하면, 텅스텐 또는 티타늄과 반도체 기판(1)이 접하는 부분에 TixSiy또는 WxSiy가 생성되어 실리사이드막(10)이 형성된다. 이 때, x, y는 각 물질의 조합 비율에 따라 결정된다. 그 다음, HF 용액을 이용하여 순수한 텅스텐 또는 티타늄을 제거한다. 이 과정에서 이중막(15)은 게이트 전극이 형성될 부분이 실리사이드화하지 않도록 한다.Next, as shown in FIG. 3C, the substrate 1 in the portion not covered with the double layer 15 is silicided using a refractory material such as tungsten (W) or titanium (Ti). (silicidation). The specific process of silicidation is as follows. When titanium or tungsten is deposited by CVD and heat treated for about 30 minutes in a nitrogen atmosphere at a temperature of about 800 ° C., Ti x Si y or W x Si y is formed at a portion where tungsten or titanium is in contact with the semiconductor substrate 1. The silicide film 10 is formed. At this time, x and y are determined according to the combination ratio of each substance. Then, pure tungsten or titanium is removed using HF solution. In this process, the double layer 15 prevents silicide of the portion where the gate electrode is to be formed.
다음, 이중막(15)을 제거하고 CVD 방법을 이용하여 산화규소, 질화규소 및 산화규소를 차례로 각각 약 1,000~2,000Å, 1,000Å, 1,000~3,0 00Å 정도의 두께로 적층한 다음, 게이트 전극이 형성될 부분만을 식각하여 개구부(90)를 가진 제1 산화층(20), 질화층(30), 제2 산화층(40)의 삼중층(100)을 형성한다[제3도 (d) 참고].Next, the double layer 15 is removed, and silicon oxide, silicon nitride, and silicon oxide are sequentially stacked in a thickness of about 1,000 to 2,000 Å, 1,000 Å, 1,000 to 3,0 Å Å by the CVD method, and then the gate electrode. Only the portion to be formed is etched to form the triple layer 100 of the first oxide layer 20, the nitride layer 30, and the second oxide layer 40 having the opening 90 (see FIG. 3 (d)). .
그 다음, CVD 방법으로 산화규소 따위를 약 2,000Å 정도의 두께로 적층하고 반응성 이온 식각(RIE : reactive ion etching) 방법으로 등방 식각하여 제3도 (e)와 같이 개구부(100)의 측면에 측벽(50)을 형성한다. 이 때, 두 측벽(50)의 사이에는 기판(1)이 드러나 있어야 한다. 등방 식각을 하는 시간에 따라 제2 산화층(40)이 다소 식각되기 때문에 질화층(30)이 소스/드레인 영역으로 과다하게 산화층이 식각되는 것을 막아주는 역할을 한다. 제1 산화층(20)은 질화층(30)이 기판 위에 직접 적층될 때, 반도체 기판(1)이 받을 수 있는 스트레스(stress)를 막아주는 역할을 한다. 측벽(50)의 폭은 이 과정에서 적층한 산화규소의 두께 및 삼중층(100)의 두께를 조절함으로써 조절할 수 있다.Then, the silicon oxide is deposited to a thickness of about 2,000Å by CVD method, and isotropically etched by reactive ion etching (RIE) method to form sidewalls on the side surfaces of the openings 100 as shown in FIG. To form (50). At this time, the substrate 1 should be exposed between the two side walls 50. Since the second oxide layer 40 is somewhat etched according to the isotropic etching time, the nitride layer 30 serves to prevent the oxide layer from being excessively etched into the source / drain region. The first oxide layer 20 prevents stress that the semiconductor substrate 1 may receive when the nitride layer 30 is directly stacked on the substrate. The width of the side wall 50 can be adjusted by adjusting the thickness of the silicon oxide and the triple layer 100 laminated in this process.
이어, 측벽의 사이로 드러난 기판(1)을 이온 주입층(2′)과 동일하거나 그보다 깊은 깊이로 등방 식각하여, 제3도 (f)에 도시한 바와 같이, 오목부(80)를 형성함과 동시에 이온 주입층(2′)이 갈라져 소스 영역(2) 및 드레인 영역(3)이 형성되도록 한다.Subsequently, the substrate 1 exposed between the sidewalls is isotropically etched to the same or deeper depth than the ion implantation layer 2 'to form a recess 80 as shown in FIG. At the same time, the ion implantation layer 2 'is divided so that the source region 2 and the drain region 3 are formed.
그 다음, 붕소(B) 따위의 p형 불순물을 주입하면, 두 측벽 사이로 드러나 있는 부분에만 이온이 주입되고 나머지 부분은 삼중층(100)에 의하여 가려져 이온이 주입되지 않는다. 이어, 열산화를 실시하여 드러나 있는 기판(1) 표면에 게이트 산화막(60)을 형성함과 동시에 주입된 이온이 확산되어 고농도의 p웰이 형성되도록 한다. 이 고농도 웰은 공핍층이 옆으로 뻗어 확대되는 것을 억제하여 펀치 스루 항복을 막아줌과 동시에, 종래의 채널 문턱 조절(channel threshold adjust)의 역할을 하지만, 오목부의 형성으로 충분한 내압을 얻을 수 있다면 이 부분을 형성할 필요가 없다.Then, when a p-type impurity such as boron (B) is implanted, ions are implanted only in the portions exposed between the two sidewalls, and the remaining portions are covered by the triple layer 100 so that no ions are implanted. Subsequently, the gate oxide film 60 is formed on the surface of the substrate 1 exposed by thermal oxidation, and the implanted ions are diffused to form a high p-well. This high concentration well prevents depletion of the depletion layer from side to side and prevents punch through breakdown, and at the same time serves as a conventional channel threshold adjust. There is no need to form a part.
그 다음으로는 다결정 규소를 적층한 다음, POCl3를 이용하거나 비소 또는 인을 이온 주입하여 n형으로 도핑시키고 어닐링(annealing)한 후, 산화막(60)을 덮도록 패터닝하여 게이트 다결정 규소층(70)을 형성한다[제3도 (h) 참고]. 마지막으로 종래와 마찬가지로 절연층을 적층하고 접촉창을 형성한 다음, 도전 물질을 적층하고 패터닝하는 단계를 거쳐 각 전극을 형성한다.(도시하지 않음)Next, polycrystalline silicon is laminated, and then doped to n-type using POCl 3 or ion implanted with arsenic or phosphorus, and then annealed, and then patterned to cover the oxide film 60 to form the gate polycrystalline silicon layer 70. ) (See Figure 3 (h)). Finally, as in the prior art, an insulating layer is laminated and a contact window is formed, followed by laminating and patterning a conductive material to form each electrode (not shown).
이와 같이 본 발명에서는, 게이트 전극의 하부가 기판의 안쪽으로 들어가 있어, 소스 영역과 드레인 영역의 공핍층이 같은 평면 상에 놓이지 않는다. 이 때문에 드레인 영역에 고전압이 인가된다 하더라도 종래의 모스 트랜지스터보다 펀치 스루 형상을 억제할 수 있고 항복 전압이 높아지므로, 채널의 길이가 줄어들어도 높은 내압을 유지할 수 있다.As described above, in the present invention, the lower portion of the gate electrode enters the inside of the substrate so that the depletion layers of the source region and the drain region do not lie on the same plane. For this reason, even if a high voltage is applied to the drain region, the punch-through shape can be suppressed and the breakdown voltage is higher than that of the conventional MOS transistor, so that a high breakdown voltage can be maintained even if the channel length is reduced.
또, 오목부의 하부에 형성되어 있는 고농도의 웰은 공핍층이 옆으로 뻗어 확대되는 것을 억제하여 펀치 스루 항복을 막아줌과 동시에, 종래의 채널 문턱 조절(channel threshold adjust)의 역할을 한다.In addition, a well-concentrated well formed in the lower portion of the concave portion prevents the depletion layer from extending sideways to prevent punch-through breakdown, and at the same time serves as a conventional channel threshold adjust.
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|---|---|---|---|---|
| KR102113220B1 (en) | 2018-12-28 | 2020-06-02 | 주식회사 폼웍스 | The gap sealing member |
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1995
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