KR950001152B1 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
제1도는 종래의 반도체장치의 단면도.1 is a cross-sectional view of a conventional semiconductor device.
제2도는 이 발명에 따른 반도체장치의 단면도.2 is a sectional view of a semiconductor device according to the present invention.
제3a∼d도는 이발명에 따른 반도체장치의 제조공정도.3A to 3D are manufacturing process diagrams of a semiconductor device according to the present invention.
이 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 이중에 게이트산화막을 개재시켜 게이트와 드레인이 중첩되는 반도체장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device in which a gate and a drain overlap with a gate oxide film interposed therebetween, and a method for manufacturing the same.
반도체장치가 고집적화됨에 따라 게이트의 폭이 좁아지므로 드레인으로 전계가 집중되는 현상이 발생되고 있다. 상기와 같은 현상은 절연파괴전압(breakdown voltage)을 높게 하여 소자의 신뢰성을 저하시키게 된다. 따라서 드레인으로 집중되는 것을 방지하기 위하여 두번의 이온주입을 통하여 저농도의 확산영역을 더가지는 LDD(Lightly Doped Drain) 구조가 많이 이용되고 있다. 그러나 LDD구조는 저농도의 불순물영역에서 저항이 높고 구동되는 전류의 양이 적으며 반도체기판과 게이트산화막의 계면에서 전계의 세기가 큰 문제점이 있어 저농도의 확산영역과 게이트가 중첩되는 역 T자형 LDD(Inverse T LDD); 이하 ITLDD라 칭함), FOLD(Fully Overlapped LDD) 및 GOLD(Gate-drain Overlapped LDD)등의 구조들이 제거되고 있다.As the semiconductor device is highly integrated, the gate width is narrowed, so that an electric field is concentrated at the drain. Such a phenomenon lowers the reliability of the device by increasing the breakdown voltage. Therefore, LDD (Lightly Doped Drain) structure, which has a low concentration diffusion region through two ion implantations, is widely used to prevent concentration to the drain. However, the LDD structure has a problem that the resistance is high in the low concentration impurity region, the amount of current driven is small, and the electric field strength is large at the interface between the semiconductor substrate and the gate oxide film. Inverse T LDD); Structures such as ITLDD), FOLD (Fully Overlapped LDD), and GOLD (Gate-drain Overlapped LDD) are removed.
제1도는 종래 ITLDD구조를 가지는 반도체장치의 단면도이다.1 is a cross-sectional view of a semiconductor device having a conventional ITLDD structure.
제1도의 구조를 설명한다. P형의 만도체기판(1)에 N형의 저농도 및 고농도확산영역(9),(11)으로 이루어지며 채널영역에 의해 소정거리 이격되는 소오스 및 드레인영역(13)이 형성되어 있다. 상기 채널영역상부에 게이트산화막(3)을 개재시켜 역 T자형의 게이트(5)가 형성되어 있다. 상기 게이트(5)는 상기 저농도확산영역(9)과 중첩되어 있으며, 상기 게이트(5)의 측면에는 스페이서(Spacer; 7)가 형성되어 있다.The structure of FIG. 1 is demonstrated. The N-type low-concentration and high-concentration diffusion regions 9 and 11 are formed on the P-type conductor substrate 1, and source and drain regions 13 spaced apart by a predetermined distance by the channel region are formed. An inverted T-shaped gate 5 is formed over the channel region with a gate oxide film 3 interposed therebetween. The gate 5 overlaps the low concentration diffusion region 9, and a spacer 7 is formed on a side of the gate 5.
상기 구조를 가지는 반도체장치는 게이트와 저농도확산 영역이 중첩되므로 게이트에 구동전압을 인기할 때 N형 확산영역과 게이트산화막의 계면에 열전자(Hot electon)의 발생을 LDD보다 감소시킬 수 있고 저항이 낮아지고 구동전류가 커지며 전기장 세기가 감소하는 효과를 얻을 수 있었다.Since the semiconductor device having the above structure overlaps the gate and the low concentration diffusion region, the generation of hot electrons at the interface between the N-type diffusion region and the gate oxide layer can be reduced more than that of the LDD when the driving voltage is popular in the gate, and the resistance is low. As a result, the driving current increases and the electric field strength decreases.
그러나 게이트와 드레인이 중첩됨에 따라 게이트-드레인 캐패시턴스가 증대되어 신호의 전송시간이 길어지는 문제점이 있었다.However, as the gate and the drain overlap, the gate-drain capacitance is increased, resulting in a long signal transmission time.
이러한 문제점을 해결하기 위한 방안이 본 출원인이 출원한 대한민국 특허출원 1991년 제8363호(발명의 명칭; 게이트와 드레인이 중첩된 모오스트랜지스터의 제조방법 및 그 구조; 이하 선출원 발명이라 칭함)에 게시되어 있다. 상기 선출원 발명은 게이트와 드레인영역이 중첩된 부분의 게이트산화막이 2중으로 두껍게 형성되므로 게이트-드레인 캐패시턴스가 감소하게 된다.A solution for this problem is disclosed in Korean Patent Application No. 8,383, 1991 filed by the present applicant (name of the invention; manufacturing method and structure of a MOS transistor with overlapping gate and drain; have. In the above-described prior invention, the gate oxide film of the portion where the gate and the drain region overlap each other is formed in double, so that the gate-drain capacitance is reduced.
그러나 상기 선출원 발명은 상기 게이트와 드레인영역이 중첩된 부분의 게이트산화막을 두껍게 하기 위한 제2게이트산화막이 게이트를 형성하는 제1및 제2다결정실리콘층 사이에 개재되어 캐패시터가 되므로 케이트-드레인 캐패시턴스의 감소에 한계가 있어 신호의 전송시간을 줄이기 어려운 문제점이 있다.However, in the above-described prior invention, since the second gate oxide film for thickening the gate oxide film of the portion where the gate and the drain region overlap, the capacitor is interposed between the first and second polycrystalline silicon layers forming the gate, thereby providing a gate-gate capacitance. Since there is a limit to the reduction, it is difficult to reduce the transmission time of the signal.
따라서, 이 발명의 목적은 케이트-드레인 캐패시턴스를 최소화하여 신호의 전송시간을 줄일 수 있는 반도체장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor device capable of reducing signal transmission time by minimizing the gate-drain capacitance.
또, 이 발명의 다른 목적은 상기 반도체장치의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the semiconductor device.
상기 목적을 달성하기 위하여 이 발명은 게이트와 드레인이 중첩된 반도체장치에 있어서, 제1도전형의 반도체기판과, 상기 반도체기판내에 형성되어 채널영역에 의해 이격되며 각각이 저농도 및 고농도영역들을 가지는 소오스 및 드레인영역과, 상기채널영역의 상부에 제2게이트상화막을 개재시켜 형성된 제1다결정실리콘층과, 상기 제2게이트산화막이 형성되어 있지 않은 반도체기판의 상부에 형성된 제1게이트산화막을 개재시켜 상기 저농도 영역과 중첩되고 상기 제1다결정 실리콘층의 측면과 접촉되는 'L'자형의 제2다결정실리콘층과, 상기 제2다결정실리콘층의 'L'자 내부에 형성된 스페이서를 구비함을 특징으로 한다.In order to achieve the above object, the present invention provides a semiconductor device in which a gate and a drain overlap, a source substrate having a first conductivity type, and a source formed in the semiconductor substrate and separated by a channel region, each having low concentration and high concentration regions. And a first polycrystalline silicon layer formed through the drain region, a second gate upper layer on the channel region, and a first gate oxide layer formed on the semiconductor substrate on which the second gate oxide film is not formed. And an L-shaped second polycrystalline silicon layer overlapping the low concentration region and in contact with the side surface of the first polycrystalline silicon layer, and a spacer formed inside the 'L' shape of the second polycrystalline silicon layer. .
상기 다른 목적을 달성하기 위하여 이 발명은 게이트와 드레인이 중첩된 반도체 장치의 제조방법에 있어서, 제1도전형의 반도체기판 상부에 제1게이트산화막과 질화막을 순차적으로 형성하는 공정과, 상기 반도체기판의 소정부분을 노출하고 재차 상기 제1게이트산화막보다 얇은 제2게이트산화막을 형성하는 공정과, 상술한 구조의 전표면에 상기 제2게이트산화막의 상부에 질화막의 표면보다 더 높게 쌓이도록 제1다결정실리콘층을 제거하고 질화막을 형성하는 공정과, 상기 제2게이트산화막에서 표면이 상기 질화막의 표면과 일치하도록 제2다결정실리콘층을 제거하는 공정과, 상기 제1다결정실리콘을 마스크로 하여 제2도전형의 저농도 이온 주입 영역을 형성하는 공정과, 상술한 구조의 전표면에 제2다결정실리콘층과 산화막을 형성하는 공정과, 상기 산화막을 에치백하여 스페이서를 형성하는 공정과, 상기 스페이서를 마스크로하여 노출된 제2다결정실리콘층을 제거하고 제2도전형의 불순물을 고농도로 이온주입한 후 열처리하여 저농도 및 고농도영역으로 이루어지는 소오스 및 드레인영역을 형성하는 공정으로 이루어짐을 특징으로 한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device in which a gate and a drain are overlapped, the process of sequentially forming a first gate oxide film and a nitride film on the first conductive semiconductor substrate, and the semiconductor substrate. Forming a second gate oxide film thinner than the first gate oxide film and exposing a predetermined portion of the first gate oxide film; and forming a first polycrystal on the entire surface of the above structure so as to be higher than the surface of the nitride film on the second gate oxide film. Removing the silicon layer to form a nitride film, removing the second polycrystalline silicon layer so that the surface of the second gate oxide film coincides with the surface of the nitride film, and using the first polycrystalline silicon as a mask. Forming a low concentration ion implantation region of a type; forming a second polycrystalline silicon layer and an oxide film on the entire surface of the structure; Forming a spacer by etching back the oxide film, removing the exposed second polysilicon layer using the spacer as a mask, ion-implanting a second conductive type impurity at high concentration, and performing heat treatment to form a low concentration and high concentration region. And a process for forming a source and a drain region.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도는 이 발명에 따른 반도체장치의 단면도이다.2 is a sectional view of a semiconductor device according to the present invention.
상기 반도체장치의 구조를 설명한다. P형의 반도체기판(21)내에 형성된 채널영역에 의해 소정거리 이격되는 N형의 저농도확산영역(37)과 고농도확산영역(39)이 중첩되는 소오스 및 드레인영역(41)이 형성되어 있다. 상기 채널영역의 상부에 제2게이트산화막(27)을 개재시켜 제1다결정실리콘층(29)이 형성되어 있고, 상기 소오스 및 드레인영역(41)의 상부에 형성되는 제1게이트산화막(23)을 개재시켜 'L'자 형태를 가지는 제2다결정실리콘층(33)이 형성되어 있다. 상기 제2다결정실리콘층(33)은 'L'자의 측면이 제1다결정실리콘층(29)의 측면과 접촉되며, 하부면이 상기 저농도확산영역(37) 중첩되어 있다. 상기 제1및 제2다결정실리콘층(29),(33)은 게이트(34)가 된다. 상기에서 제1게이트산화막(23)은 제2게이트산화막(37)보다 두껍게 형성하고, 제1및 제2다결정실리콘층들(29)(33)의 사이에 산화막이 형성되지 않는다. 또한, 상기 제2다결정실리콘층(33)의 'L'자 형태의 내부에 스페이서(Spacer; 35)가 형성되어 있다.The structure of the semiconductor device will be described. A source and drain region 41 in which an N-type low concentration diffusion region 37 and a high concentration diffusion region 39 are spaced apart from each other by a channel region formed in the P-type semiconductor substrate 21 is formed. The first polysilicon layer 29 is formed on the channel region with the second gate oxide layer 27 interposed therebetween, and the first gate oxide layer 23 is formed on the source and drain regions 41. A second polysilicon layer 33 having an 'L' shape is formed therebetween. The second polysilicon layer 33 has a side surface of the 'L' contacting the side surface of the first polysilicon layer 29, and a lower surface thereof overlaps the low concentration diffusion region 37. The first and second polysilicon layers 29 and 33 become gates 34. The first gate oxide layer 23 is formed thicker than the second gate oxide layer 37, and no oxide layer is formed between the first and second polycrystalline silicon layers 29 and 33. In addition, a spacer 35 is formed inside the 'L' shape of the second polysilicon layer 33.
상술한 바와같이 게이트의 하부에 2개의 게이트산화막이 존재하는 LDD구조를 GOTO(Gate Overlap on Twin Oxide) LDD구조라 칭한다.As described above, the LDD structure in which two gate oxide films exist under the gate is referred to as a gate overlap on twin oxide (GOTO) LDD structure.
제3a~d도는 이 발명에 따른 GOTO LDD구조를 가지는 반도체장치의 제조공정도이다.3A to 3D are manufacturing process diagrams of a semiconductor device having a GOTO LDD structure according to the present invention.
제3a도를 참조하면, P형의 반도체기판(21)의 상부에 열산화방법에 의한 200~300Å정도 두께의 제1게이트산화막(23)과 CVD(Chemical Vapor Deposition)방법에 의한 3000~4000Å정도 두께의 질화막(25)을 순차적으로 형성한다. 그 다음 통상의 포토리소그래피(Photolithography)방법에 의해 게이트를 형성할 부분의 질화막(25)과 제1게이트산화막(23)을 제거하여 반도체기판(21)을 노출시킨다.Referring to FIG. 3A, the P-type semiconductor substrate 21 has a thickness of about 200 to 300 GPa by the thermal oxidation method and about 3000 to 4000 GPa by the CVD (Chemical Vapor Deposition) method. The nitride film 25 of thickness is formed sequentially. Then, the semiconductor substrate 21 is exposed by removing the nitride film 25 and the first gate oxide film 23 in the portion where the gate is to be formed by a conventional photolithography method.
제3b도를 참조하면, 상기 노출된 반도체기판(21)의 표면에 열산화방법에 의해 150~200Å정도 두께의 제2게이트산화막(27)을 형성한다. 그 다음, 상술한 구조의 전표면에 CVD방법에 의해 제1다결정실리콘층(29)을 형성한 후 상기 질화막(25)을 식각종료점(Etching enpoint)으로 하여 에치백(etchback)하거나, 또는 폴리싱(polishing)한다. 이때 상기 제1다결정실리콘층(29)은 자기정합(Self-alignment)되어 제2게이트산화막(27)의 상부에만 남으며 표면이 상기 질화막(25)의 표면과 일치한다. 그 다음 상기 질화막(25)을 제거한 후 제1다결정실리콘층(29)을 마스크로 하여 인(Phosphorus)을 저농도로 주입하여 이온주입영역(31)을 형성한다.Referring to FIG. 3B, a second gate oxide film 27 having a thickness of about 150 to about 200 kV is formed on the exposed surface of the semiconductor substrate 21 by a thermal oxidation method. Then, after forming the first polycrystalline silicon layer 29 by the CVD method on the entire surface of the above-described structure, the nitride film 25 as an etching end point (etching), or polishing ( polishing). In this case, the first polysilicon layer 29 is self-aligned and remains only on the second gate oxide layer 27, and the surface coincides with the surface of the nitride layer 25. After removing the nitride layer 25, phosphorus (Phosphorus) is implanted at low concentration using the first polysilicon layer 29 as a mask to form the ion implantation region 31.
제3c도를 참조하면, 상술한 구조의 전표면에 CVD방법에 의한 500~800Å정도 두께의 제2다결정실리콘층(33)과 LTO(Low Temperature Oxidation)방법에 의한 1500~2000Å정도 두께의 산화막으로 형성한다. 그다음 상기 산화막을 에치백하여 스페이서(35)를 형성한다. 계속해서, 상기 스페이서(35)를 마스크로 하여 제2다결정실리콘층(33)의 노출된 부분을 제거하여 'L'자형으로 만든다. 상기와 같이 형성된 제1및 제2다결정실리콘층들(29),(33)은 게이트(34)가 된다.Referring to FIG. 3C, the second polycrystalline silicon layer 33 having a thickness of 500 to 800 kPa by the CVD method and the oxide film having a thickness of 1500 to 2000 kPa by the LTO (Low Temperature Oxidation) method are formed on the entire surface of the structure described above. Form. The oxide film is then etched back to form a spacer 35. Subsequently, the exposed portion of the second polysilicon layer 33 is removed using the spacer 35 as a mask to form an 'L' shape. The first and second polysilicon layers 29 and 33 formed as described above become the gate 34.
제3d도를 참조하면, 상기 게이트(34)를 이온주입마스크로 이용하여 상기 이온주입영역(31)과 중첩되도록 인 또는 비소를 고농도로 주입한 후 열처리하여 저농도확산영역(37)과 고농도확산영역(39)으로 이루어진 소오스 및 드레인영역(41)을 형성한다. 이때, 상기 저농도확산영역(37)은 상기 제2다결정실리콘층(33)과 중첩되어 형성된다.Referring to FIG. 3D, phosphorus or arsenic is injected at a high concentration so as to overlap the ion implantation region 31 using the gate 34 as an ion implantation mask, followed by heat treatment to form a low concentration diffusion region 37 and a high concentration diffusion region. A source and drain region 41 composed of 39 is formed. In this case, the low concentration diffusion region 37 overlaps with the second polysilicon layer 33.
상술한 바와같이 채널영역의 상부에 제2게이트산화막을 개재시켜 자기정합 방법으로 형성된 제1다결정 실리콘층과 상기 제2게이트산화막보다 두꺼운 제1게이트산화막을 개재시켜 형성되며 측면이 상기 제1다결정실리콘층과 접촉하는 'L'자형의 제2다결정실리콘층으로 게이트를 형성한다.As described above, the first polycrystalline silicon layer formed by the self-aligning method by interposing the second gate oxide film on the channel region and the first gate oxide film thicker than the second gate oxide film are interposed, and the first polycrystalline silicon is formed on the side thereof. A gate is formed of an 'L' shaped second polysilicon layer in contact with the layer.
따라서, 이 발명은 제1및 제2다결정실리콘층과 제1게이트산화막 사이에 캐패시터가 기존의 구조보다 최소화되므로 신호 전송속도를 향상시킬 수 있는 잇점이 있다. 또한, 이 발명은 제1다결정실리콘층을 자기정합 방법으로 형성하므로 제조방법이 간단한 잇점이 있다.Therefore, the present invention has the advantage that the signal transmission speed can be improved because the capacitor between the first and second polysilicon layers and the first gate oxide film is minimized than the conventional structure. In addition, this invention forms the first polysilicon layer by a self-aligning method, so the manufacturing method has a simple advantage.
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1991
- 1991-07-20 KR KR1019910012538A patent/KR950001152B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003430A (en) | 1993-02-24 |
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Legal Events
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